JPS6396950A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6396950A JPS6396950A JP61242500A JP24250086A JPS6396950A JP S6396950 A JPS6396950 A JP S6396950A JP 61242500 A JP61242500 A JP 61242500A JP 24250086 A JP24250086 A JP 24250086A JP S6396950 A JPS6396950 A JP S6396950A
- Authority
- JP
- Japan
- Prior art keywords
- plate
- groove
- diffusion layer
- region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置の構造に関するものであシ、特
に記憶容量が大きく、面積効率の良い半導体記憶装置に
関する。
に記憶容量が大きく、面積効率の良い半導体記憶装置に
関する。
従来の技術
第３図、第４図に示す様な構造の半導体記憶装置におい
て、拡散層６とＭＯＳＦＥＴ（電界効果トランジスタ）
のドレイン６間で、ワード線４゜第１のプレート７の影
響により、寄生ＭＯＳ効果を生じるのを防ぐために、拡
散層６とＦＥＴのドレイン６間の基板濃度を高くする。
て、拡散層６とＭＯＳＦＥＴ（電界効果トランジスタ）
のドレイン６間で、ワード線４゜第１のプレート７の影
響により、寄生ＭＯＳ効果を生じるのを防ぐために、拡
散層６とＦＥＴのドレイン６間の基板濃度を高くする。
発明が解決しようとする問題点
第３図、第４図に示す機力構造の半導体記憶装置におい
て、拡散層６とＦＥＴのドレイン６間で、基板濃度を濃
くする事によって、ドレイン基板間の寄生容量が増加し
、ＣＢ／ＣＢが悪くなり、センスアップの数を増やす事
になり、チップ面積が大きくなる。
て、拡散層６とＦＥＴのドレイン６間で、基板濃度を濃
くする事によって、ドレイン基板間の寄生容量が増加し
、ＣＢ／ＣＢが悪くなり、センスアップの数を増やす事
になり、チップ面積が大きくなる。
問題点を解決するための手段
本発明は半導体基板上に溝で分離されたＭＯＳトランジ
スタを形成し、前記溝の内部には導体で形成された第１
のプレートを設け、かつ前記第１のプレートの上部に、
絶縁膜を介して導体で形成された第２のプレートを設け
、前記溝の外壁に前記半導体基板と反対の極性を持つ拡
散層を形成する事により、前記第１のプレートとの間で
キャパシタを形成し、上記ＭＯ８トランジスタのソース
と前記拡散層を接続させた半導体記憶装置であり、具体
的実施例では第２のプレートを接地している。
スタを形成し、前記溝の内部には導体で形成された第１
のプレートを設け、かつ前記第１のプレートの上部に、
絶縁膜を介して導体で形成された第２のプレートを設け
、前記溝の外壁に前記半導体基板と反対の極性を持つ拡
散層を形成する事により、前記第１のプレートとの間で
キャパシタを形成し、上記ＭＯ８トランジスタのソース
と前記拡散層を接続させた半導体記憶装置であり、具体
的実施例では第２のプレートを接地している。
作 用
本発明によれば、第２のプレートを設けることで、寄生
ＭＯ５効果を抑制すると同時に、第２のプレートの抵抗
をワード線、第１のプレートよシも小さくする事によっ
て、第２のプレートは、第１のプレートに対して完全に
上をおおっている形である事からシールド線としての役
割を果たす事が出来、ワード線の電位の振れを第１のプ
レートに伝えなくすることができる。
ＭＯ５効果を抑制すると同時に、第２のプレートの抵抗
をワード線、第１のプレートよシも小さくする事によっ
て、第２のプレートは、第１のプレートに対して完全に
上をおおっている形である事からシールド線としての役
割を果たす事が出来、ワード線の電位の振れを第１のプ
レートに伝えなくすることができる。
実施例
第１図は、本発明の一実施例における半導体記憶装置の
断面図であシ、半導体基板１上に、溝１２で分離された
ＭＯ８型トランジスタ（ワード線４゜ドレイン６、ソー
ス９）を形成し、溝１２の内部には、第１プレート７、
第２プレート１１を設け、溝１２の外壁には拡散層６を
形成してあシ、第１プレート、第２プレートはポリシリ
コンなどの材質を用いる。拡散層６と第１プレート７の
間で、キャパシタを作９、電荷蓄積部とし、拡散層６を
ＭＯ３型トランジスタのソース９と接続する事によって
溝１２の外壁の大部分を記憶領域とした半導体記憶装置
を形成する。第２プレート１１は、接地される事によっ
て、拡散層６とドレイン５と果たすため、誤動作を無く
す働きをする。
断面図であシ、半導体基板１上に、溝１２で分離された
ＭＯ８型トランジスタ（ワード線４゜ドレイン６、ソー
ス９）を形成し、溝１２の内部には、第１プレート７、
第２プレート１１を設け、溝１２の外壁には拡散層６を
形成してあシ、第１プレート、第２プレートはポリシリ
コンなどの材質を用いる。拡散層６と第１プレート７の
間で、キャパシタを作９、電荷蓄積部とし、拡散層６を
ＭＯ３型トランジスタのソース９と接続する事によって
溝１２の外壁の大部分を記憶領域とした半導体記憶装置
を形成する。第２プレート１１は、接地される事によっ
て、拡散層６とドレイン５と果たすため、誤動作を無く
す働きをする。
発明の効果
本発明の半導体記憶装置によれば、寄生ＭＯ３効果を抑
制するのに、基板の濃度を高くする必要が無くなシ、寄
生容量を増加させない。
制するのに、基板の濃度を高くする必要が無くなシ、寄
生容量を増加させない。
第１図は本発明の一実施例における半導体記憶装置の断
面図、第２図は第１図の切断線１０のところから縦に切
った断面図、第３図、第４図はそれぞれ第１図、第２図
の第２プレート１１が無い場合の断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ビット線、４・・・・・・ワード線、５・
・・・・・ドレイン、６・・・・・・拡散層、７・・・
・・・第１プレート、８・・・・・・キャパシタ、９・
・・・・・ソース、１０・・・・・・切断線、１１・・
・・・・第２プレート、１２・・・・・・溝。
面図、第２図は第１図の切断線１０のところから縦に切
った断面図、第３図、第４図はそれぞれ第１図、第２図
の第２プレート１１が無い場合の断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ビット線、４・・・・・・ワード線、５・
・・・・・ドレイン、６・・・・・・拡散層、７・・・
・・・第１プレート、８・・・・・・キャパシタ、９・
・・・・・ソース、１０・・・・・・切断線、１１・・
・・・・第２プレート、１２・・・・・・溝。
Claims (2)
- （１）半導体基板上に溝で分離されたＭＯＳトランジス
タを形成し、前記溝の内部には導体で形成された第１の
プレートを設け、かつ前記第１のプレートの上部に、絶
縁膜を介して導体で形成された第２のプレートを設け、
前記溝の外壁に前記半導体基板と反対の極性を持つ拡散
層を形成する事により、前記第１のプレートとの間でキ
ャパシタを形成し、上記ＭＯＳトランジスタのソースと
前記拡散層を接続させてなる半導体記憶装置。 - （２）第２のプレートを接地してなる特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242500A JPS6396950A (ja) | 1986-10-13 | 1986-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242500A JPS6396950A (ja) | 1986-10-13 | 1986-10-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396950A true JPS6396950A (ja) | 1988-04-27 |
Family
ID=17090016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242500A Pending JPS6396950A (ja) | 1986-10-13 | 1986-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244673A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01150353A (ja) * | 1987-12-07 | 1989-06-13 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-10-13 JP JP61242500A patent/JPS6396950A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244673A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01150353A (ja) * | 1987-12-07 | 1989-06-13 | Nec Corp | 半導体記憶装置およびその製造方法 |
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