CN1267913A - 用于千兆位动态随机存取存储器的场屏蔽沟槽隔离 - Google Patents
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Abstract
动态随机存取存储器有多对存储单元,存储单元通过垂直电隔离沟槽相互隔离并与配套电路隔离。隔离沟槽具有侧壁及上和下部,并包围包含存储单元的半导体本体的区域。这使多对存储单元相互电隔离并与位于半导体本体内不位于环绕区内的配套电路电隔离。隔离沟槽的下部填充有导电材料,导电材料有侧壁部分和下部,侧壁部分通过第一电绝缘体至少部分与沟槽下部的侧壁分离,下部与半导体本体电接触。隔离沟槽的上部填充第二电绝缘体。
Description
本发明涉及动态随机存取存储器(DRAM)，尤其是涉及场屏蔽隔离在DRAM的使用。
特别重要的集成电路器件是DRAM，它包括在半导体本体(芯片、衬底)中以行和列排列的存储单元阵列以及芯片表面上用以写入和读出存储在各个单元中的位的字线和位线。每个存储单元通常包括开关，一般是与存储电容器串联的n-沟道金属氧化物半导体场效应晶体管(MOSFET)。
在DRAM技术中，一直涉及提高芯片的存储单元密度。这通常包含降低芯片中各个存储单元的大小和更紧密的封装存储单元。更小的存储单元尺寸和更紧密的存储单元封装导致在存储单元的晶体管中出现不利的短而窄的沟道效应问题。
为解决这些问题，通常试图提高形成在芯片表面处的p-型阱的掺杂，芯片中已形成有一般充当存储单元开关的n-沟道MOSFET。然而，p-型导电阱掺杂的提高会使晶体管的结泄漏增加。这使得存储在存储电容器中的存储位的停留时间减少。这又需要更频繁更新存储的信息和减少了存储器有效运行的时间。此外，显然由于p-型阱掺杂增加而引起在半导体本体中产生的电场增大会电激活硅本体(衬底)中固有的硅缺陷。由更紧密封装引起的另一问题是隔离所需的更窄的浅沟槽具有更高的高宽比。这引起硅应力提高和更大的硅缺陷浓度。这些因素全都会导致具有更紧密的单元封装和更小单元尺寸的阵列中的阵列泄漏增加。
场屏蔽隔离是n-沟道金属氧化物半导体(NMOS)集成电路技术中的通用隔离技术，因为当集成电路的标准技术是只使用n-沟道MOSFETS的纯NMOS技术时，它相对容易实现。然而，NMOS技术已被使用n沟道和p-沟道MOSFET的互补MOS(CMOS)技术大量取代以便降低功耗。该技术替换的结果，IC的场屏蔽隔离大量被LOCOS(CMOS的局部氧化)和STI(浅沟槽隔离)替代。这是由于n-沟道和p-沟道晶体管需要相反极性场屏蔽电偏置，在互补电路的区域上混合场屏蔽区的布线复杂，场屏蔽隔离难于利用CMOS技术。
DRAMS的特征是，尽管使用n-沟道和p-沟道MOSFETS，p-沟道MOSFET(所谓PMOS技术)的使用一般限于用于寻址、检测和更新存储单元的位于芯片边缘的配套电路。然而，芯片的主要中心区只用于只使用NMOS技术的存储单元阵列。此外，在对于存储单元的晶体管使用PMOS替代的那些例子中，NMOS晶体管的使用一般限定于芯片边缘的配套电路。
在Katsuhiko Hieda等所著的在IEEE Transaction on Electron Devices，Vol36，N9，September 1989发表的题为“Effects ofa New trench-Isolated TransistorUsing Sidewall Gates”的论文上，描述形成在半导体衬底中的沟槽的使用。该沟槽衬有二氧化硅层。接着该沟槽的下部充满多晶硅而该沟槽的上部填充有二氧化硅。该沟槽中多晶硅电位电浮置，该电位会降低由这种类型沟槽隔离名义上提供的电隔离。
1996、9、17公开的US专利No5557135(M Hshimoto)展示一种利用多晶硅填充沟槽的场屏蔽，多晶硅填充沟槽与衬底绝缘隔离并经其顶部与电源电连接以便电隔离n-沟道FETS。该顶部连接增加了所需硅的面积，因此使成品芯片的成本不希望地提高。多晶硅延伸到沟槽顶部提高存储单元的电容。
本发明利用DRAM的存储单元一般所在的中心区只使用NMOS或PMOS技术的一种而不使用CMOS技术的该特性。此外，当晶体管是n-沟道MOSFET时，它们一般形成在p-型导电阱内。当晶体管是p-沟道MOSFET时，那么它们形成在n-型导电阱内。一般阱顶部的导电率比阱深部的导电率要小。
本发明将现有技术氧化硅浅沟槽隔离(STI)和现有技术位于沟槽中氧化硅下面并用于隔离阱的较深部分的掺杂多晶硅场屏蔽隔离结合用于单元隔离，。因此，STI的氧化硅部分比现有技术要浅。此外，由掺杂多晶硅提供的隔离是有源的而不是无源的，因为通过与阱中单晶硅相电连接而使它保持在合适的偏置电压下，该阱的掺杂导电类型相同，这样比标准STI的氧化硅更有效。此外，因为隔离沟槽的较深部分填充有掺杂多晶硅，需要淀积的氧化硅深度较小。这使有高的高宽比的隔离沟槽易填充。此外，同氧化硅相比，隔离沟槽中的掺杂多晶硅与周围单晶硅能有更好的热匹配。这将减少引进单晶硅中的硅缺陷数量，并使伴随的泄漏降低。隔离沟槽中的掺杂多晶硅的高度应有利于不向上延伸到足以覆盖散布在芯片表面附近的位线，从而由于多晶硅屏蔽而引起的位线电容小到可忽略不记。场屏蔽保持在阱的较深的，一般更导电的部分的电位处，这迫使附近阱的硅表面电位产生有源隔离。
从设备方面来看，本发明涉及包含半导体结构的半导体本体。半导体本体确定具有侧壁和上下部分以及围绕半导体本体区域的隔离沟槽，半导体本体包括与包含于半导体本体内的但不位于环绕区内的其它半导体结构电隔离的半导体结构。隔离沟槽的下部至少部分填充有导电材料，该导电材料具有通过第一电绝缘体与沟槽下部侧壁至少部分分离的侧壁部分，并具有与半导体本体电接触的下部。隔离沟槽的上部填充有第二电绝缘体。
从其它设备方面来看，本发明涉及动态随机存取存储器。动态存取存储器包括多个存储单元和隔离沟槽。多个存储单元以行和列的方式排列在半导体本体的有源区内，有源区通过半导体本体中的连续隔离沟槽相互分离。隔离沟槽具有侧壁和上下部。隔离沟槽的下部填充有导电材料，该导电材料具有通过第一电绝缘体与沟槽下部侧壁至少部分分离的侧壁部分，并具有与半导体本体电接触的下部。隔离沟槽的上部填充有第二电绝缘体。
还从另一设备方面来看，本发明涉及动态随机存取存储器。动态存取存储器包括存储器部分和周边部分。存储器部分包括以行和列的方式排列在半导体本体的有源区内的多个存储单元，每个存储单元包括一种导电类型的晶体管和存储电容器，有源区通过半导体本体中的第一隔离沟槽相互电隔离，第一隔离沟槽具有填充有掺杂多晶硅的下部和填充有电绝缘体的上部。掺杂多晶硅填充的下部与半导体本体电接触，掺杂多晶硅填充的侧壁部分通过电绝缘层与沟槽下部的侧壁部分电隔离。周边部分包括在半导体本体中多个电路，这些电路至少包含一种导电类型的一个晶体管和相反导电类型的一个晶体管，周边部分的电路通过半导体本体中填充有电绝缘体的第二隔离沟槽相互电隔离。
再从其它方面来看，本发明涉及动态随机存取存储器。随机存取存储器包括在硅芯片中在一种导电类型阱中形成的并以行与列排列的存储单元阵列，每个存储单元包括晶体管和存储电容器以及连续隔离沟槽。连续隔离沟槽形成在阱中以使在阱内多对各个存储单元相互电隔离。连续隔离沟槽具有填充有介质材料的上部和填充具有阱的导电类型的掺杂多晶硅的下部。掺杂多晶硅填充的下部与阱电接触，掺杂多晶硅填充的侧壁通过电绝缘层与沟槽下部的侧壁部分电隔离。
再从其它一方面来看，本发明涉及包括单晶硅芯片的动态随机存取存储器，单晶硅芯片包括多个有源区，每个有源区含有一对晶体管和一对分开的存储沟槽，存储沟槽用于为每个晶体管和连续隔离沟槽提供存储电容器。连续隔离沟槽位于芯片中并相互与有源区隔离，存储沟槽填充有一种导电类型的掺杂多晶硅。隔离沟槽具有填充有介质材料的上部和填充有与所述一种导电类型相反导电性的掺杂多晶硅并与部分硅芯片相连的下部。掺杂多晶硅填充的下部与硅芯片电接触，而掺杂多晶硅填充的侧壁部分通过电绝缘层与沟槽下部的侧壁部分电隔离。
从方法来看，本发明涉及为包含在半导体本体中的半导体结构提供电隔离的方法。该方法包括如下步骤：在围绕半导体本体区域的一部分半导体本体中形成隔离沟槽；沟槽下部侧壁用电绝缘体衬里；用导电材料填充隔离沟槽的下部，该导电材料的下部与半导体本体电接触，其它部分通过绝缘体与隔离沟槽的底部侧壁电隔离；以及利用绝缘体填充隔离沟槽的上部。
从另一方法来看，本发明涉及在一种导电类型的半导体本体上制备存储单元的方法。该方法包括如下步骤：在确定其中要形成多个存储单元的有源区和连续场屏蔽隔离沟槽区的半导体本体的顶表面之上提供构图的PAD层；在有源区内形成存储沟槽并用导电类型与上述一种相反的掺杂多晶硅填充每一个存储沟槽而且与除带状区以外的单晶硅电隔离；在隔离沟槽区形成连续隔离沟槽；在隔离沟槽的下部侧壁上形成电绝缘层；用一种导电类型的掺杂多晶硅填充隔离沟槽的底部部分，掺杂多晶硅与除隔离沟槽的底部之外的半导体本体电隔离；用氧化硅填充隔离沟槽的上部；在每个有源区中形成一对金属氧化物半导体场效应晶体管，金属氧化物半导体场效应晶体管具有分开的并且导电类型相反的源和漏区；并通过带状区在每个晶体管的源和存储沟槽的多晶硅填充物之间提供导电连接。
结合附图，通过如下详细描述可更好理解本发明。
图1至图12均表示按照本发明在形成一对存储单元阵列的过程中在各个阶段的半导体本体(如硅工件、衬底、芯片)，图1是俯视图，图2是经图1的虚线2-2的横截面，图3是经图1的虚线3-3的横截面图，图4是俯视图，图5-11是经图4的虚线4-4的横截面图，图12是经图1的虚线12-12的横截面图；和
图13是半导体本体的周边的横截面图，周边包含用于图1的存储单元的配套电路。
附图未必按比例。
图1和2分别表示按照本发明在半导体结构周围利用场屏蔽隔离的半导体本体10的俯视图和横截面图。图2是经图1的虚线2-2的横截面图。半导体结构表示可形成在半导体本体中的任何电气元件和/或电路。在所述的实施例中，半导体结构是形成在半导体本体(衬底、芯片)10(如单晶硅片的部分)中的动态随机存取存储器(DRAM)的存储器部分，半导体本体具有顶表面10A(如图2所示)，在顶表面10A中是多对存储单元的行和列存储器阵列，每个存储单元包括晶体管和槽式存储电容器并且使用本发明的场屏蔽隔离。图1对实际概貌稍微简化以便更容易理解本发明的场屏蔽隔离。未表示出DRAM的字和位线以及晶体管的栅和栅介质层。
正如所知的，一般许多DRAM同时形成在单个晶片上，每个DRAM包括成百万的存储单元，该晶片随后切成许多芯片，一般每个芯片包括一个或多个DRAM。以使用n-沟道金属氧化物半导体场效应晶体管(NMOSFETS)的DRAM为例来描述本发明，因为NMOSFETS的固有速度优于p-沟道MOSFETS，因此，它们目前是标准。它们形成在单晶硅p-型导电区域内，例如，可以是形成在轻微掺杂p-型导电衬底上的适度掺杂p-型导电阱、p-型导电衬底上的n-型导电层上的p-型导电区、n-型导电衬底上的p-型导电区、形成在如石英的绝缘衬底上的外延单晶p-型导电区，或具有深掩埋n-型导电层的p-型导电衬底。
下面描述的说明例使用p-型导电的半导体本体10，它具有形成在位于存储单元所处位置下面部分中的深掩埋n+型层17。n+型掩埋层17上面的半导体本体10部分称为p-型阱或就叫阱。
在说明例中，图1和2所示的半导体本体10形成如下。首先在p-型半导体本体10的顶面10A上面形成“PAD”层11，该“PAD”层11一般包括氧化硅下薄层和氮化硅上厚层。为简化起见，图中PAD层11表示为单层。然后对该层构图以便露出要形成深存储沟槽12的区域，通常利用各向异性反应离子蚀刻(RIE)来为存储沟槽12提供垂直侧壁，如图2所示。
利用这些深存储沟槽12来形成存储单元的存储电容器。在每个存储沟槽12就位以后，通常衬以较薄的绝缘层13，绝缘层13充当要形成在存储沟槽12中的电容器的节点介质。介质层13一般是氧化硅层、氮化硅层、或包含氧化硅和氮化硅的层。图1仅表示DRAM的三行存储单元中的部分。第一(上)行表示两个存储沟槽12，每个具有覆盖其壁的介质层13、公用漏区42和分开的源区40，源区与每个沟槽12相邻。这种结合代表两个存储单元，每个存储单元包括形成在存储沟槽12中的槽电容器和具有n+型导电漏区42和n+型导电源区40的n-沟道金属氧化物半导体(MOS)晶体管。两个晶体管分享公用漏区42。漏和源区表明从写入操作转换到读出操作。因此存储单元写入操作期间漏区42变成源区40，而存储单元读出操作期间源区40变成漏区42。分开的栅介质层和栅(图1和2未示出)形成在漏区42和每个源区40之间。第三(下)行包含如上行所示的相同结构。这些存储单元对中的每对所处的区域和直接环绕它的半导体本体10部分称为有源区。中间行包含两对存储单元。每个有源区通过将在以下详细描述的本发明的连续场屏蔽与其它的有源区隔离。
在说明例中，一行中的多对存储单元与相邻行的那些存储单元对交错排列，每对存储单元分享公用漏区42。这种布图对所使用的硅区域有效。此布图适合于公知的折叠位线结构，对于开路位线结构提供优良的抗噪声。对于开路位线布图以及不分享公用漏区并为传统的行和/或列的单个存储单元可能适用本发明的场屏蔽。
如图3的半导体本体10的横截面图所示，该图是经图1的虚线3-3的横截面图，进行制造工艺继续并且每个存储沟槽12填充n+型导电掺杂多晶硅14。为得到良好填充，通常淀积多晶硅14以便过量填充存储沟槽12以及在层11的顶表面11A上面延伸，然后通过化学机械抛光(CMP)使之平面化到PAD层11的顶表面11A。
然后沿每个存储沟槽12的中间部分提供介质轴环15，一般为更厚的氧化硅层。为此，一般通过各向异性反应离子蚀刻(RIE)在多晶硅填充物14中形成凹槽，其深度应达到氧化物轴环15的底部边缘所需的深度。然后去除层13中要在其上形成环的部分。之后在由凹槽露出的每个存储沟槽12的侧壁上形成氧化硅层。利用各向异性蚀刻从所有水平表面上去除氧化硅层。然后以原先的填充方式用掺杂n-型多晶硅再填充凹槽。形成新的凹槽，其深度相当于介质环15顶部所需深度。蚀刻露出的氧化硅层到所需环15的顶面，从而剩余的氧化硅层变成环15。之后，用n-掺杂多晶硅再填充最后形成的凹槽，该填充最好类似下凹至略低于表面10A。最后，最好用二氧化硅16填充该凹槽，该二氧化硅16一般通过TEOS分解形成，充当介质顶盖层。填充之后，平整该表面。
结果如图3所示，每个深存储沟槽12的较深主要部分用n-掺杂多晶硅14填充而浅的次要顶部分用氧化硅16填充，氧化硅的环层15形成在每个存储沟槽12的多晶硅14部分上。为简化起见，图3只表示两个中心相邻存储沟槽12和半导体本体10的有限部分。除图11以外，随后的所有附图，也只表示两个存储沟槽12和半导体本体10周围的限定部分。应注意到除晶体管所处的区域之外相邻存储沟槽12之间的半导体本体10的区域包含在图3所示的两个存储沟槽12之间制备的场屏蔽部分。
图4是俯视图，图5是经图4虚线4-4的横截面图，表示继续的工艺过程，用适当的掩模材料18的层，如光刻胶，淀积在所示层11的顶表面11A上，覆盖在如上所述的存储沟槽12之间形成多对晶体管的区域上面。掩模层18的开口在存储单元的中间行的中心沟槽12之间留下未掩模的中心区19以及掩模材料18的所有部分周围的开口(如图4的虚线长方形所示)。
光刻胶18和二氧化硅层16作为掩模，然后一般通过各向异性RIE，蚀刻二氧化硅层16之间的PAD层11的露出部分和底面未保护的硅。
该蚀刻之后，清除光刻胶掩模18，结果如图6所示，表示出形成在半导体本体10中未受光刻胶层18或通过由TEOS淀积的二氧化硅保护区内的隔离沟槽20。该隔离沟槽20自对准深存储沟槽12的侧壁边缘，也存在于存储单元的行之间，其深度比标准STI所用的浅沟槽要深。如图6所示，特别有利的是该隔离沟槽20比介质轴环15的顶面深。
然后，氧化深存储沟槽12的多晶硅填充物表面和含有由隔离沟槽20所露出的MOSFETS的硅以便形成场屏蔽介质层21，如图7所示。层21最好是热生长成的二氧化硅。
然后，薄衬垫22，即未掺杂或轻掺杂p-型多晶硅形成在场介质层21上面的垂直侧壁上，如图8所示。一般通过如下步骤完成：首先在隔离沟槽20中淀积多晶硅层，然后利用各向异性反应离子蚀刻形成多晶硅侧壁衬垫。衬垫22包围所有存储沟槽12，每个存储沟槽1 2包括形成晶体管的部分和紧密围绕晶体管的半导体本体10中的部分。尽管不必要，选择穿过在凹槽20底部的二氧化硅层21注入在凹槽20底部的半导体本体10中形成更重掺杂p+型导电区23。之后去除多晶硅衬垫22之间的薄场屏蔽二氧化硅层21的露出底部以便露出在隔离沟槽20底部的单晶硅23，如图8所示。
现在如图9所示，淀积通常受主浓度在1019-1021cm-3之间的重掺杂p+型导电多晶硅层25，以填充多晶硅衬垫22之间的隔离沟槽20中的空间。最好再次淀积掺杂硅以便过量填充隔离沟槽20，之后使表面平整。该掺杂p+型多晶硅层26完成隔离沟槽20的场屏蔽部分。该p+型掺杂多晶硅26完全包围两个晶体管的有源区和每对存储单元的存储沟槽12，每个存储器单元包括公用漏区42和源区40以及栅和栅介质层(该图中未示出)。该场屏蔽硅层的高度一般在150-1000nm之间，优选200-500nm之间。场屏蔽的顶表面凹下预定深度。
这里，通常有利的是确定配套电路的有源区，即通常位于DRAM的半导体本体10的边缘部分上的n-沟道和p-沟道MOSFET的混合体，并将这些边缘部分的PAD层蚀刻掉，同时掩模DRAM的半导体本体10的存储器部分。如下所述的图13，表示半导体本体10的边缘部分的一个示意横截面图。
PAD层11在边缘部分开口并去除掩模层之后，蚀刻阵列区的多晶硅26和边缘配套区中的露出硅以便留下部分多晶硅26A，一般其深度比漏区42或配套电路中MOSFET的p和n结的深度略深(参见图13)。之后以通常方式填充配套区和隔离沟槽20中的单晶硅中所形成的这些凹槽，一般用化学汽相淀积(CVD)淀积的氧化硅28过量填充，之后使之平整，如需要使之致密。结果如图10所示，二氧化硅填充物28覆盖在掺杂多晶硅场屏蔽层26A上面并提供隔离沟槽20的STI层。层28的深度有助于确保其对与之偶合的漏区42和位线54的电容的作用微不足道(参见图11)。
在场屏蔽多晶硅26A上面形成浅沟槽隔离层28之后，以传统方式形成每个存储单元的NMOSFET的源区40和漏区42。
通常，首先包含去除在有源区上面的PAD层以便露出形成晶体管的单晶硅。然后生长牺牲氧化物并注入阱。之后剥离牺牲氧化物并在露出硅上面形成适合作晶体管的栅介质层50A的薄氧化物。优选通过热氧化硅完成。接着在栅介质层50A上面淀积栅导体叠层掺杂多晶硅和用绝缘体覆盖的侧壁，并且对该栅叠层构图，以确定每个晶体管的栅电极51。利用栅电极52充当注入掩模，然后以通常方式形成每个晶体管的n+型源区40和漏区42。形成晶体管期间，一般从深沟槽12的n+多晶硅填充物14经环15的顶面上的区域扩散足够的n-型杂质，以便在单晶硅中晶体管的源区40和深存储沟槽充当存储单元的存储节点的深存储沟槽12的多晶硅填充物14之间形成n-型导电带29。
场屏蔽特别有效，无需过度提高所需的阱掺杂浓度，只要半导体本体10内的导电带扩散29的深度相对浅(即，场屏蔽底部的深度不超过场屏蔽和单晶硅之间的介质厚度约浅10-20倍)。
之后以公知的方式在半导体本体10顶面上形成各种导电布线层，布线层形成多个字线31、32、33和34、漏极接点52和53、以及与DRAM的漏极接点52和53偶合的位线54，如图11所示。这些布线中，字线31和34用作图11所示的两个晶体管，而称为传输字线的字线32和33用于上下行的晶体管(图11中未示出)。
由于重掺杂p-型场屏蔽区26A提供p-型阱的深部分的优良有源隔离，如需要，只有STI的情况可利用比更深的导电掩埋带29。该更深的带29能构成源区40和由深沟槽填充物14所提供的存储节点之间的低电阻连接，也改善导电带深度误差。而且，使用场屏蔽沟槽隔离能够降低阵列中的阱掺杂，减少结泄漏并提高生产率。
多晶硅填充物26A可被图11虚线所示的部分26AA代替，虚线确定被二氧化硅填充物28所填充的U-形容积。
如果需要，利用所述的场屏蔽也容易形成沿深沟槽的垂直侧壁的垂直晶体管。为了节省通常在半导体本体的顶表面区域上水平晶体管占有的空间，对该垂直晶体管越来越有兴趣。
此外，因为要被二氧化硅填充的STI沟槽更浅，容易填充。同时，如上所述，有源区的单晶硅和多晶硅场屏蔽区之间热匹配的相容性改善将促使单晶硅有源区的硅缺陷比只用氧化硅隔离存储单元时要少。
图12表示形成字线和位线(均未在图1示出)之后，经图4所示半导体本体10的虚线4-4的略微简化的横截面图。该图沿上行的存储沟槽12、位线64(图4未示出)、栅51(图4未示出)、以及中间行的晶体管的栅氧化物介质层50A(图4未示出)和下行的存储沟槽12剖开。同时图12表示深n+型导电层17，在形成用于存储电容器的深存储沟槽12期间最好包含在半导体本体10中。层17充当由有填充14物内板的深存储沟槽12形成的每个存储电容器的外板。n+型板一般以适当方式保持在位线上所希望的最高与最低电压之间的中间电位。通常电位范围在0-1.5V之间。为简化附图未在图12示出夹在层21和导电填充物26A之间的轴环22。
在本优选实施例中，层17跨过半导体本体10的存储器阵列区的整个底部延伸，并环绕n-阱区垂直向下延伸从而实际上将半导体本体的存储器部分与半导体本体10的其余部分电隔离。这在半导体本体10内有效形成电隔离的p-型导电阱并使提供给半导体本体10的阱部分的电压偏置与提供给半导体本体10的其余部分的电压不同。通常给阱加-0.5--1.0V并且半导体本体10的其它部分接地。这有利于减小半导体本体10的存储器部分(即阱)泄漏。通常更大的负电位经与表面10A垂直的延伸部分(未示出)加给区域23。
图13表示按本发明的半导体本体10的边缘部分的横截面图，半导体本体10使用按本发明的填充有二氧化硅61的隔离沟槽60以便将半导体本体10中包含n-沟道和p-沟道MOSFETS的边缘电路与包含在存储器部分中的存储单元电隔离。这些电路一般用于控制如上所述的存储单元。
在其中形成有p-沟道MOSFE的半导体本体10部分中形成所示的n-型导电阱(区域)99。在阱99内有p+型导电源区102和p+型导电漏区104，它们通过阱99分离。栅介质层106位于表面10A上并在源区102和漏区104之间延伸。栅108覆盖栅介质层106。电接点110和111分别与源区102和漏区104连接。在半导体本体10的边缘部分的其它部分中形成n-沟道MOSFET。N-沟道MOSFET包括通过半导体本体10的部分与n+型导电源区114分离的n+型导电漏区112。介质栅层116沿漏区112和源区114之间的表面10A延伸并被栅118覆盖。分离的电极120和122分别与漏区112和源区114连接。两个晶体管的栅108和118相互电连接，漏区104和112连接在一起以形成逆变器。电极110一般与DRAM使用的正电压源(未示出)连接，而电极122一般与在所述例中接地的参考电位连接。因此，两个晶体管的这种结构具有逆变器功能，从而当逻辑“1”提供给栅108和118时，逻辑“0”出现在电极110和120上，而当逻辑“0”提供给栅108和118时，逻辑“1”出现在漏区104和120上。该电路一般称为互补金属氧化物半导体(CMOS)逆变器。
隔离沟槽60包围两个晶体管并被二氧化硅61填充，从而将这些晶体管和所含的电路与半导体本体10的边缘部分中的其它晶体管或元件电隔离。在本优选实施例中，二氧化硅填充物61的高度一般比漏和源区102、104、112和114的深度略大，但在所述实施例中，最好比图11的层28厚度小。实现方法如下。在图9的填充物26用层11的表面11A平整以后，蚀刻到较低高度。之后隔离沟槽60和层26的剩余部分一起蚀刻。然后用填充物61填入沟槽60并且上述多晶硅26A中的凹槽61用填充28物填充。
应理解所述特定实施例是为说明本发明的基本原理。可设计出各种其它实施例而不脱离本发明的精神和范围。例如，可用于浅沟槽隔离介质材料而不是氧化硅。此外，本发明的场屏蔽可用于存储单元，存储单元使用p-沟道MOSFET作为晶体管或使用通过多层层叠形成在芯片顶面上的存储电容器，如现有技术有时实施那样，来代替深槽电容器。另外，许多种类的绝缘体如氮化硅、氮氧化硅或该类材料层代替用于隔离沟槽20下部部分的二氧化硅21或场屏蔽介质。另外，许多种类导体如多晶硅和硅化物的复合物可取代用于隔离沟槽20的下部的掺杂多晶硅26A。而且，使用本发明的场屏蔽可隔离除存储单元之外的半导体结构。这些结构包括双极晶体管、结场效应晶体管、二极管、电阻器、电容器、和/或使用这些和/或其它元件的许多种类电路，但结构并非限定于此。
Claims (20)
1.一种含有半导体结构的半导体本体，包括：
确定具有侧壁和上下部的隔离沟槽和围绕半导体本体的区域的半导体本体，半导体本体包含的半导体结构与半导体本体内包含的而不位于围绕区域内的其它半导体结构电隔离；
隔离沟槽的下部至少部分填充有导电材料，该导电材料具有通过第一电绝缘体与沟槽下部侧壁至少部分分离的侧壁部分，以及具有与半导体本体电接触的下部；和
隔离沟槽的上部填充有第二电绝缘体。
2.按照权利要求1的半导体本体，其特征在于，导电材料是掺杂多晶硅并且第一和第二电绝缘体均是二氧化硅。
3.一种动态随机存取存储器，包括：
以行和列排列在半导体本体的有源区内的多个存储单元，所述有源区通过半导体本体中的连续隔离沟槽相互分离；
具有侧壁以及上和下部的隔离沟槽；
隔离沟槽的下部填充有导电材料，该导电材料具有通过第一电绝缘体与沟槽下部侧壁至少部分分离的侧壁部分，以及具有与半导体本体电接触的下部部分；以及
隔离沟槽的上部填充有第二电绝缘体。
4.按照权利要求3的动态随机存取存储器，其特征在于有源区形成在一种导电类型的单晶硅表面阱的半导体本体中，在隔离沟槽下部的掺杂多晶硅具有所述一种导电类型并且与半导体本体电连接。
5.一种动态存取存储器，包括：
存储器部分，包括以行和列排列在半导体本体的有源区中的多个存储单元，每个存储单元包括一种导电类型的晶体管和存储电容器，有源区通过半导体本体中的第一隔离沟槽相互电隔离，第一隔离沟槽具有填充有掺杂多晶硅的下部和填充有电绝缘体的上部；
掺杂多晶硅填充物下部与半导体本体电接触，并且掺杂多晶硅填充物侧壁部分通过绝缘层与沟槽下部的侧壁部分电隔离；和
包括电路的边缘部分，电路至少包括在半导体本体中一种导电类型的一个晶体管和相反导电类型的一个晶体管，周边部分的电路通过填充有绝缘体的半导体本体中的第二隔离沟槽相互电隔离。
6.按照权利要求5的动态随机存取存储器，其特征在于多对存储单元通过第一隔离沟槽的各部分相互隔离，绝缘体和电绝缘层均是二氧化硅。
7.按照权利要求5的动态随机存取存储器，其特征在于第一隔离沟槽是连续的。
8.一种动态随机存取存储器，包括：
半导体本体，其中包括相互分开并以行和列排列在一种导电类型的有源表面层上的存储单元阵列；
多对存储单元通过半导体本体中的连续隔离沟槽在半导体本体中分开，并且隔离沟槽包括作为填充物的介质材料的顶层部分和掺杂具有所述一种导电类型的多晶硅的底层部分，且多晶硅设计成保持在排斥占少数的这种载流子的电位处；和
掺杂多晶硅填充物的下部与半导体本体电接触，并且掺杂多晶硅填充物侧壁部分通过电绝缘层与沟槽下部的侧壁部分电隔离。
9.一种动态随机存取存储器，包括：
在硅芯片的一种导电类型阱中形成并以行与列排列的存储单元阵列，每个存储单元包括晶体管和存储电容器；
连续隔离沟槽，形成在阱中以便在阱内多对各个存储单元相互电隔离，所述连续隔离沟槽具有填充有介质材料的上部和填充有阱导电类型的掺杂多晶硅的下部；和
掺杂多晶硅填充物下部与阱电接触，掺杂多晶硅填充物侧壁部分通过电绝缘层与沟槽下部的侧壁部分电隔离。
10.按照权利要求9的动态随机存取存储器，其特征在于每个存储单元的存储电容器通过存储沟槽形成，存储沟槽填充有多晶硅，多晶硅与阱电隔离而且通过导电带与存储单元的晶体管的源电连接，导电带包括向外扩散区，公用列的每个晶体管的漏通过公用位线相互连接。
11.按照权利要求10的动态随机存取存储器，其特征在于连续隔离沟槽的下填充部分的顶面不高于一行存储单元的晶体管的漏的底部，下填充部分的底面至少与带的底部一样深，带连接存储沟槽填充物与晶体管的源。
12.按照权利要求11的动态随机存取存储器，其特征在于连续隔离沟槽的介质填充物是氧化硅。
13.按权利要求9的动态随机存取存储器，其特征在于阱是p-型导电，晶体管是与阱形成p-n结的n-沟道金属氧化物半导体场效应晶体管，隔离沟槽的下部填充有p-型多晶硅，以及存储沟槽填充有n-型多晶硅。
14.按权利要求11的动态随机存取存储器，其特征在于隔离沟槽中介质材料的底面至少与形成存储器的硅半导体本体中最深的源-半导体和漏-半导体p-n结一样深。
15.一种动态随机存取存储器，包括：
单晶硅芯片，包括多个有源区，每个有源区含有一对晶体管和一对分开的存储沟槽，存储沟槽用于为每个晶体管提供存储电容器；
硅芯片中的连续隔离沟槽，用于有源区相互隔离，存储沟槽填充有一种导电类型的掺杂多晶硅；
隔离沟槽，具有填充有介质材料的上部和填充有与所述一种导电类型相反的掺杂多晶硅并与硅芯片部分相连的下部；和
掺杂多晶硅填充物的下部与硅芯片电接触，而掺杂多晶硅填充物侧壁部分通过电绝缘层与沟槽下部的侧壁部分电隔离。
16.按照权利要求1 5的动态随机存取存储器，其特征在于每个晶体管包括一种导电类型的局部区域，局部区域与相关存储沟槽的一种导电类型的掺杂多晶硅填充物连接。
17.按照权利要求16的动态随机存取存储器，其特征在于硅芯片包括在其顶表面的p-型阱，在该顶表面中包括存储单元的所有有源区，晶体管是n-沟道金属氧化物半导体场效应晶体管，存储沟槽填充有n-型掺杂多晶硅，而连续隔离沟槽下部填充物是p-型掺杂多晶硅。
18.一种为在半导体本体中包含的半导体结构提供电隔离的方法，包括如下步骤：
在围绕半导体本体区域的半导体本体部分中形成隔离沟槽；
将绝缘体衬里沟槽下部侧壁；
用导电材料填充隔离沟槽的下部，该导电材料具有与半导体本体电接触的下部和通过绝缘体与隔离沟槽的下部侧壁电隔离的其它部分；和
利用电绝缘体填充隔离沟槽的上部。
19.按照权利要求18的方法，其特征在于导电材料是掺杂多晶硅而电绝缘体是二氧化硅。
20.在一种导电类型的半导体本体中制备存储单元的方法，包括如下步骤：
在确定有源区的半导体本体的顶表面上提供构图的PAD层和连续场屏蔽隔离沟槽区，存储单元将形成在有源区内；
在有源区内形成存储沟槽并用掺杂多晶硅填充每一个存储沟槽，多晶硅的导电类型与所述一种导电类型相反而且与除带区以外的单晶硅电隔离；
在隔离沟槽区中形成连续隔离沟槽；
在隔离沟槽的下部侧壁上形成层绝缘层；
用所述一种导电类型的掺杂多晶硅填充隔离沟槽的底部部分，而且掺杂多晶硅与除隔离沟槽的底部之外的半导体本体电隔离；
用二氧化硅填充隔离沟槽的上部；
在每个有源区中形成一对金属氧化物半导体场效应晶体管，金属氧化物半导体场效应晶体管具有分开的并且导电类型互为相反的源区和漏区；和
通过带区在每个晶体管的源和存储沟槽多晶硅填充物之间提供导电连接。
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