CN112309953B - 用于集成电路装置的隔离结构 - Google Patents

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Abstract

本申请案涉及用于集成电路装置的隔离结构。集成电路及集成电路装置可包含半导体、在所述半导体中的第一作用区、在所述半导体中的第二作用区及在所述半导体中介于所述第一作用区与所述第二作用区之间的隔离结构。所述隔离结构可包含：第一边缘部分，其在所述半导体的表面下面延伸到第一深度；第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；及内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度。

Description

用于集成电路装置的隔离结构
技术领域
本发明一般来说涉及集成电路，且特定来说在一或多个实施例中，本发明涉及用于集成电路装置的隔离结构。
背景技术
存储器(例如，存储器装置)通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。经由电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)导致的存储器单元的阈值电压(Vt)改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、交通工具、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。
NAND快闪存储器是常见类型的快闪存储器装置，如此称谓是出于基本存储器单元配置所布置成的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含共同串联连接在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称作NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用一个以上选择栅极的变化形式是已知的。
在存储器装置中，对存储器单元的存取(例如，将存储器单元编程)通常利用递送到那些存储器单元的控制栅极的高电压电平，其可超过20V。对此些电压电平进行门控通常依赖于具有高击穿电压的晶体管，例如场效应晶体管(FET)。在将这些晶体管彼此紧密接近地放置的情况下，邻近晶体管之间可需要隔离结构。
发明内容
在一个方面中，本申请案提供一种集成电路，其包括：半导体；第一作用区，其在所述半导体中；第二作用区，其在所述半导体中；及隔离结构，其在所述半导体中介于所述第一作用区与所述第二作用区之间，所述隔离结构包括：第一边缘部分，其在所述半导体的表面下面延伸到第一深度；第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；及内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度。
在另一方面中，本申请案提供一种存储器，其包括：存储器单元阵列；多个存取线，所述多个存取线中的每一存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；第一晶体管，其在具有第一导电性类型的半导体的第一作用区中，所述第一晶体管具有连接到所述多个存取线中的第一存取线的源极/漏极区域，其中所述第一晶体管的所述源极/漏极区域具有与所述第一导电性类型不同的第二导电性类型；第二晶体管，其在所述半导体的第二作用区中，所述第二晶体管具有连接到所述多个存取线中的第二存取线的源极/漏极区域，其中所述第二晶体管的所述源极/漏极区域具有所述第二导电性类型；隔离结构，其在所述半导体中介于所述第一晶体管与所述第二晶体管之间，其中所述隔离结构包括：第一边缘部分，其在所述半导体的表面下面延伸到第一深度；第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度；第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述第一导电性类型；第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述第一导电性类型；及第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述第一导电性类型。
在又一方面中，本申请案提供一种存储器，其包括：存储器单元阵列；多个存取线，所述多个存取线中的每一存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；第一驱动器电路，其包括第一多个晶体管，其中所述第一多个晶体管中的每一晶体管具有连接到所述多个存取线中的第一存取线子组中的相应存取线的第一源极/漏极区域，其中所述第一多个晶体管中的特定晶体管的所述第一源极/漏极区域在具有特定导电性类型的半导体的第一作用区中；第二驱动器电路，其包括第二多个晶体管，其中所述第二多个晶体管中的每一晶体管具有连接到所述多个存取线中的与所述第一存取线子组互斥的第二存取线子组中的相应存取线的第一源极/漏极区域，其中所述第二多个晶体管中的特定晶体管的所述第一源极/漏极区域在所述半导体的第二作用区中；及隔离结构，其在所述半导体中介于所述第一作用区与所述第二作用区之间，其中所述隔离结构包括：第一边缘部分，其在所述半导体的表面下面延伸到第一深度；第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度；第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述特定导电性类型及高于所述半导体的导电性水平的第一导电性水平；第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述特定导电性类型及高于所述半导体的所述导电性水平且低于所述第一导电性水平的第二导电性水平；及第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述特定导电性类型及所述第二导电性水平。
附图说明
图1是根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图2A到2C是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3A是可在参考图1所描述的类型的存储器装置中使用的存储器单元阵列及串驱动器的一部分的示意图。
图3B是可在参考图1所描述的类型的存储器中使用的串驱动器的一个实例的一部分的示意图。
图3C是可在参考图1所描述的类型的存储器中使用的串驱动器的另一实例的一部分的示意图。
图4是可与实施例一起使用的晶体管的平面图。
图5A到5E是展示根据实施例的隔离结构的放置的平面图。
图6A是根据实施例沿着图5E的线A-A截取的隔离结构的横截面图。
图6B是沿着与图5E的线B-B′相同的定向截取的相关技术的隔离结构的横截面图。
图7A到7J及8A到8J是根据实施例在各种制作阶段处图5E的隔离结构的横截面图。
图9概念性地描绘根据实施例串驱动器的一部分连接到多个存储器单元块的存取线的连接。
具体实施方式
在以下详细说明中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，相似参考编号遍及数个视图描述大致类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解下列详细说明。
本文中所使用的术语“半导体”可指例如材料层、晶片或衬底，且包含任一基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下说明中参考半导体时，可能已利用先前过程步骤在基底半导体结构中形成区域/结，且术语半导体可包含含有此些区域/结的下伏层。如本文中所使用的术语传导(conductive)以及其各种相关形式(例如，传导(conduct)、传导地(conductively)、传导(conducting)、传导(conduction)、传导性(conductivity)等)是指导电(electrically conductive)，除非另外从上下文显而易见。类似地，如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，连接(connect)、经连接(connected)、连接(connection)等)是指电连接，除非另外从上下文显而易见。
本文中认识到，甚至在值可既定为相等的情况下，工业处理及操作的可变性及准确度可导致与其既定值的差异。这些可变性及准确度将通常取决于在制作及操作集成电路装置时利用的技术。如此，如果值既定为相等的，那么那些值被视为相等而无论其所得值如何。
各种实施例可通过使用具有可称为W形的剖面的隔离结构而促成高击穿电压晶体管(例如，场效应晶体管(FET))的隔离。与现有技术隔离结构相比，此些实施例可促成此类晶体管之间的经减小间隔，同时提供类似的击穿特性。虽然可在所有类型的集成电路中利用各种实施例的隔离结构，但本文中将参考含有存储器单元的设备描述所述隔离结构，所述设备中的一些通常称为存储器装置或简称为存储器。
图1是根据实施例作为第三设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。作为一个实例，存储器装置100可含有根据实施例的隔离结构(图1中未展示)。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、交通工具、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(通常称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以将地址信号解码。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且为外部处理器130产生状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；然后可将新数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；然后可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的数据缓冲器(例如，页缓冲器)(例如，可形成其一部分)。数据缓冲器可进一步包含用以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态而感测所述存储器单元的数据状态的感测装置(图1中未展示)。状态寄存器122可与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由I/O总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收命令且然后可将所述命令写入到命令寄存器124中。可经由I/O总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收地址且然后可将所述地址写入到地址寄存器114中。可针对8位装置经由输入/输出(I/O)引脚[7:0]或针对16位装置经由输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据且然后可将所述数据写入到高速缓冲存储器寄存器118中。随后可将数据写入到数据寄存器120中以用于将存储器单元阵列104编程。针对另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。还可针对8位装置经由输入/输出(I/O)引脚[7:0]或针对16位装置经由输入/输出(I/O)引脚[15:0]输出数据。尽管可参考I/O引脚，但其等可包含提供外部装置(例如，处理器130)到存储器装置100的电连接的任一导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已经简化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性分离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或数目。
图2A是可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200A(例如NAND存储器阵列)的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。针对一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可经导电掺杂为具有导电性类型，例如p型导电性(例如以形成p阱)或n型导电性(例如以形成n阱)。
存储器阵列200A可布置成若干行(各自对应于字线202)及若干列(各自对应于位线204)。每一列可包含串联连接存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接在选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M中的一者(例如，其可为源极选择晶体管，通常称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212M中的一者(例如，其可为漏极选择晶体管，通常称为选择栅极漏极))之间。选择栅极2100到210M可共同连接到选择线214(例如源极选择线(SGS))，且选择栅极2120到212M可共同连接到选择线215(例如漏极选择线(SGD))。尽管描绘为传统场效应晶体管，但选择栅极210及212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联中的每一选择栅极经配置以接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、NAND串206及位线204在大致平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大致垂直于含有共同源极216的平面及含有位线204的平面而延伸，所述含有位线204的平面可大致平行于所述含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，经由阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)及控制栅极236，如图2A中所展示。数据存储结构234可包含导电结构及介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的一NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可以但不必包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管图2A中未明确描绘位线2043到2045，但从所述图显而易见，存储器单元阵列200A的位线204可从位线2040连续地编号到位线204M。共同连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。针对某些存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页的部分(在一些实施例中，其仍可为整行)(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以共同被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元页的参考是指存储器单元逻辑页的存储器单元。
尽管结合NAND快闪论述图2A的实例，但本文中所描述的实施例及概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200B的一部分的另一示意图。图2B中的相似编号的元件对应于关于图2A提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子组可通过偏置选择线2150到215K以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。选择晶体管210可通过偏置选择线214而激活。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通过特定字线202彼此共同连接的存储器单元行可统称为层叠。
三维NAND存储器阵列200B可形成于外围电路226上方。外围电路226可表示用于存取存储器阵列200B的各种电路。外围电路226可包含用于连接到存储器阵列200B的字线202且具有根据实施例的隔离结构的串驱动器(图2B中未展示)。外围电路226可包含互补电路元件。举例来说，外围电路226可包含形成于同一半导体衬底上的n沟道晶体管及p沟道晶体管两者，通常称为CMOS或互补金属氧化物半导体的工艺。尽管CMOS通常由于集成电路制作及设计中的进步而不再利用严格金属氧化物半导体构造，但为了方便保留了CMOS命名。
图2C是可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200C的一部分的又一示意图。图2C中的相似编号的元件对应于关于图2A提供的说明。存储器单元阵列200C可包含串联连接存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2A中所描绘。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘NAND串206分组成若干存储器单元块250，例如，存储器单元块2500到250L。存储器单元块250可为可在单个擦除操作中共同被擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可包含共同与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可共同选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不分别直接连接到存储器单元块2500到250L中的任一其它存储器单元块的存取线202以及选择线214及215。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，缓冲器部分240可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块2500到250L)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测电路(图2C中未展示)。
虽然图2C的存储器单元块250仅描绘每存储器单元块250一个选择线215，但存储器单元块250可包含共同与一个以上选择线215相关联的那些NAND串206。举例来说，存储器单元块2500的选择线2150可对应于图2B的存储器阵列200B的选择线2150，且图2C的存储器阵列200C的存储器单元块可进一步包含与图2B的选择线2151到215K相关联的那些NAND串206。在具有与多个选择线215相关联的NAND串206的此类存储器单元块250中，共同与单个选择线215相关联的那些NAND串206可称为存储器单元子块。每一此类存储器单元子块可响应于其相应选择线215而选择性地连接到缓冲器部分240。
图3A是可在参考图1所描述的类型的存储器装置中使用的存储器单元阵列及串驱动器的一部分的示意图，且其描绘本地存取线(例如，字线202)与全局存取线(例如，全局字线302)之间的多对一关系。
如图3A中所描绘，多个存储器单元块250可使其本地存取线(例如，字线202)共同选择性地连接到多个全局存取线(例如，全局字线302)。存取线20200到20230及存取线2020L到2023L可称为含有多个存储器单元块250的存储器单元阵列的多个(例如，相同多个)存取线中的相应存取线子组(例如，互斥子组)。尽管图3A仅描绘存储器单元块2500及250L(块0及块L)，但额外存储器单元块250可使其字线202以类似方式共同连接到全局字线302。类似地，尽管图3A仅描绘四个字线202，但存储器单元块250可包含较少或较多字线202。
为了促成对共同耦合到给定的一组全局字线302的特定存储器单元块250的存储器存取操作，每一存储器单元块250可具有与其字线202以一对一关系对应的一组块选择晶体管354。给定存储器单元块250的所述组块选择晶体管354的控制栅极可使其控制栅极共同耦合到对应块选择线356。举例来说，针对存储器单元块2500，字线20200可经由块选择晶体管35400选择性地连接到全局字线3020，字线20210可经由块选择晶体管35410选择性地连接到全局字线3021，字线20220可经由块选择晶体管35420选择性地连接到全局字线3022，且字线20230可经由块选择晶体管35430选择性地连接到全局字线3023，而块选择晶体管35400到35430对在块选择线3560上接收的控制信号做出响应。存储器单元块250的块选择晶体管354可统称为串驱动器或简称为驱动器电路。
图3B是可在参考图1所描述的类型的存储器中使用的串驱动器的一个实例的一部分的示意图。图3B的串驱动器的部分描绘对控制信号节点(例如，块选择线356X)做出响应且连接在经配置以供应电压电平的电压节点(例如，全局字线302Y)与经配置以接收所述电压电平的负载节点(例如，本地字线202YX)之间的一个晶体管，例如，块选择晶体管354YX。举例来说，块选择晶体管354YX可表示具有连接到块选择线3560的控制栅极且连接在存储器单元块2500的全局字线3021与本地字线20210之间的块选择晶体管35410。块选择晶体管356YX可为高电压n型FET或nFET。
图3C是可在参考图1所描述的类型的存储器中使用的串驱动器的另一实例的一部分的示意图。图3C的串驱动器的部分描绘两个晶体管，例如，块选择晶体管354YX及块选择晶体管354Y(X+1)。块选择晶体管354YX对控制信号节点(例如，块选择线356X)做出响应且连接在经配置以供应电压电平的电压节点(例如，全局字线302Y)与经配置以接收所述电压电平的负载节点(例如，本地字线202YX)之间。举例来说，块选择晶体管354YX可表示具有连接到块选择线3560的控制栅极且连接在存储器单元块2500的全局字线3021与本地字线20210之间的块选择晶体管35410。
块选择晶体管354Y(X+1)对控制信号节点(例如，块选择线356X+1)做出响应且连接在经配置以供应电压电平的电压节点(例如，全局字线302Y)与经配置以接收所述电压电平的负载节点(例如，本地字线202Y(X+1))之间。举例来说，块选择晶体管354Y(X+1)可表示具有连接到块选择线356L的控制栅极且连接在存储器单元块250L的全局字线3021与本地字线2021L之间的块选择晶体管3541L。块选择晶体管356YX及356Y(X+1)可各自为高电压n型FET或nFET。
图4是可与实施例一起使用的晶体管的平面图。图4的晶体管可由例如图3C中所描绘的示意图表示。在图4中，晶体管形成于半导体的作用区460中且可通过根据实施例的隔离结构(图4中未展示)彼此分离。每一晶体管可形成于第一触点474(例如，用于连接到电压节点)与第二触点476(例如，用于连接到负载节点)之间。此类晶体管可对在导体466上接收的控制信号做出响应，导体466可连接到(且可形成)一或多个晶体管的控制栅极。
每一作用区460可具有宽度462。距离464可表示导体466的宽度，距离468可表示导体466的边缘(例如，最近边缘)与作用区460的端部(例如，最近端部)之间的距离，距离470可表示导体466的邻近边缘之间的距离，且距离472可表示作用区460的邻近端部之间的距离。作用区460可在其端部之间具有等于距离464、468及470的和的长度。
图5A到5E是展示根据实施例的隔离结构的放置的平面图。图5A到5E可表示隔离结构在图4中所描绘的类型的晶体管的邻近作用区460之间的放置。此类隔离结构的定向可平行于形成晶体管的控制栅极的导体(例如，定位于邻近晶体管的邻近源极/漏极区域之间)及/或正交于形成晶体管的控制栅极的导体(例如，同一导体)(例如，定位于邻近晶体管的邻近沟道区域之间)。图5A到5D中为了清晰起见省略对触点474及476以及导体466的描绘。
图5A描绘根据实施例的定位于邻近晶体管的邻近源极/漏极区域之间且通过相关技术的定位于邻近晶体管的邻近沟道区域之间的隔离结构582(例如，连续隔离结构)分离的隔离结构580。图5B描绘相关技术的定位于邻近晶体管的邻近沟道区域之间且通过根据实施例的定位于邻近晶体管的邻近源极/漏极区域之间的隔离结构580(例如，连续隔离结构)分离的隔离结构582。
图5C描绘根据实施例的定位于邻近晶体管的邻近沟道区域之间且通过相关技术的定位于邻近晶体管的邻近源极/漏极区域之间的隔离结构582(例如，连续隔离结构)分离的隔离结构580。图5D描绘相关技术的定位于邻近晶体管的邻近源极/漏极区域之间且通过根据实施例的定位于邻近晶体管的邻近沟道区域之间的隔离结构580(例如，连续隔离结构)分离的隔离结构582。
图5E描绘根据实施例的定位于邻近晶体管的邻近源极/漏极区域之间且定位于邻近晶体管的邻近沟道区域之间的隔离结构580(例如，连续隔离结构)。
图6A是根据实施例沿着图5E的线A-A截取的隔离结构的横截面图。图6A描绘可各自对应于图3B或3C的用于不同存储器单元块的串驱动器的晶体管354的两个晶体管654(例如，654X及654X+1)的部分。晶体管654形成为上覆于半导体684上(例如，在所述半导体上)。半导体684可含有单晶硅或其它半导体材料。半导体684可具有导电性类型，例如，p型导电性。隔离结构580可形成于半导体684中以界定图4的作用区460。隔离结构的此用途可通常称为浅沟槽隔离或STI。
图6A的每一晶体管654的栅极堆叠可包含形成为上覆于半导体684上(例如，在所述半导体上)的电介质686及形成为上覆于对应栅极电介质686上(例如，在所述对应栅极电介质上)的导体466。电介质686可通常由一或多种介电材料形成，而导体466可通常由一或多种导电材料形成。电介质686可对应于其对应晶体管654的栅极电介质，而导体466可对应于所述对应晶体管654的控制栅极。
延伸区域688可形成于半导体684中，邻近晶体管654的每一栅极堆叠。延伸区域688可具有与半导体684的导电性类型不同(例如，与其相反)的导电性类型。继续所述实例，延伸区域688可具有n型导电性。延伸区域688的导电性水平可称为轻掺杂，例如，具有n-导电性。
接触区域690可形成于每一延伸区域688中，例如，用于改进触点476(图6A中未展示)到对应延伸区域688的连接。接触区域690可具有与延伸区域688的导电性类型相同的导电性类型但处于较高导电性水平。举例来说，接触区域690可具有n+导电性。导电性水平的差异可对应于植入于半导体684中的不同杂质水平，例如，掺杂剂种类。接触区域690的杂质水平可比延伸区域688的杂质水平高一数量级或更多。晶体管654的接触区域690及延伸区域688可统称为所述晶体管654的源极/漏极区域(例如，漏极)。
隔离结构580可描述为在以剖面观看时为W形隔离结构。隔离结构580可具有可对应于隔离结构580的最大宽度的顶部表面处宽度661及可对应于隔离结构580的最大深度的边缘部分675深度663。隔离结构580可具有在其边缘部分675之间(例如，与其连续)的具有小于深度663的深度665的内部部分677。隔离结构580的内部部分677可具有宽度667。针对一些实施例，隔离结构580的深度665可大致等于(例如，等于)晶体管654的源极/漏极区域的深度669。针对其它实施例，隔离结构580的深度665可大于或等于晶体管654的源极/漏极区域的深度669。针对其它实施例，隔离结构580的深度665可小于晶体管654的源极/漏极区域的深度669。边缘部分675可为在以剖面观看时隔离结构580的最外部分，而内部部分677可为在以剖面观看时隔离结构580的最内部分。
隔离结构580可具有在内部部分677下方的第一导电区域671及在边缘部分675下方的第二导电区域673。第一导电区域671及第二导电区域673可具有与半导体684相同的导电性类型。第一导电区域671可具有高于第二导电区域673的导电性水平。第一导电区域671可具有例如从内部部分677的底部表面且在所述底部表面下面延伸的为20nm到30nm的深度，而第二导电区域673可具有例如从边缘部分675的底部表面且在所述底部表面下面延伸的小于100nm的深度。针对一些实施例，第一导电区域671的深度大于第二导电区域673的深度。
作为一个实例，隔离结构580的宽度661可大于或等于0.4μm。作为另一实例，宽度661可介于从0.4μm到0.81μm的范围内。作为又一实例，宽度661可介于从0.6μm到0.81μm的范围内。作为一个实例，隔离结构580的深度663可大于或等于0.48μm。作为另一实例，深度663可介于从0.58μm到0.68μm的范围内。作为一个实例，深度665可大于或等于0.38μm。作为一个实例，隔离结构580的内部部分677的宽度667可大于或等于0.1μm。作为另一实例，宽度667可大于或等于0.22μm。
图6B是沿着与图5E的线B-B′相同的定向截取的相关技术的隔离结构的横截面图。图6B描绘可各自对应于图3B或3C的同一存储器单元块的不同存取线的串驱动器的晶体管354的两个晶体管654(例如，654Y及654Y+1)的部分。图6B进一步描绘例如可经定位以供在图5A及5B中所描绘的实施例中使用的相关技术的隔离结构582。图6B中的相同参考编号的元件可对应于参考图6A对其等的说明。隔离结构582可被描述为U形隔离结构。
相对于邻近晶体管的邻近源极/漏极区域之间的隔离需要，邻近晶体管的邻近沟道之间的隔离需要可较小。因此，一些实施例可将隔离结构580并入邻近源极/漏极区域之间，但可能够将较简单隔离结构(例如隔离结构582)并入邻近沟道区域之间。图6B的隔离结构582描绘可结合根据实施例的隔离结构580一起使用的相关技术的隔离结构的仅一种可能型式。针对一些实施例，隔离结构582可进一步在其底部表面下面(例如，在其深度663处)并入导电区域(例如导电区域673及671)。
图7A到7J及8A到8J是根据实施例在各种制作阶段处图5E的隔离结构的横截面图。图7A到7J是沿着图5E的线A-A截取的根据实施例的隔离结构的横截面图。图8A到8J是沿着图5E的线B-B截取的根据实施例的隔离结构的横截面图。针对例如图5A及5B中所描绘的实施例，图7A到7J可表示隔离结构580的制作，而图8A到8J可为不适用的。针对例如图5C及5D中所描绘的实施例，图8A到8J可表示隔离结构580的制作，而图7A-7J可为不适用的。
在图7A及8A中，可将电介质686形成为上覆于半导体684上(例如，在所述半导体上)。半导体684可含有单晶硅或其它半导体材料。半导体684可具有导电性类型，例如，p型导电性。电介质686可由一或多种介电材料形成。举例来说，电介质686可包括氧化物(例如，二氧化硅)、由所述氧化物组成或基本上由所述氧化物组成，及/或可包括高K介电材料(例如氧化铝(AlOx)、氧化铪(HfOx)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化镧(LaOx)、氧化钽(TaOx)、氧化锆(ZrOx)、氧化锆铝(ZrAlOx)或氧化钇(Y2O3))以及任一其它介电材料、由所述材料组成或基本上由所述材料组成。
可将导体466形成为上覆于电介质686上(例如，在所述电介质上)。导体466可由一或多种导电材料形成。导体466可包括经导电掺杂多晶硅、由经导电掺杂多晶硅组成或基本上由经导电掺杂多晶硅组成，及/或可包括金属(例如耐火金属)或含金属材料(例如耐火金属硅化物或金属氮化物(例如，耐火金属氮化物))以及任一其它导电材料、由所述材料组成或基本上由述材料组成。
可将经图案化掩模702形成为上覆于导体466上(例如，在所述导体上)，以暴露导体466及电介质686的区以供移除。掩模702可表示使用光刻工艺形成的掩模。光刻工艺通常用于在集成电路制作中界定所要图案。在光刻工艺中，可在过程中装置的表面上形成光致抗蚀剂层。光致抗蚀剂层可含有光敏聚合物，所述光敏聚合物的容易移除性在被曝光或暴露于其它电磁辐射时被改变。为了界定图案，可将光致抗蚀剂层选择性地暴露于辐射且然后进行显影以暴露下伏层的部分。在正性抗蚀剂系统中，光致抗蚀剂层的暴露于辐射的部分会经光溶解，且光刻掩模经设计以阻挡来自光致抗蚀剂层的将在显影之后保留的那些部分的辐射。在负性抗蚀剂系统中，光致抗蚀剂层的暴露于辐射的部分会经光聚合，且光刻掩模经设计以阻挡来自光致抗蚀剂层的将通过显影移除的那些部分的辐射。
在图7B及8B中，例如各向异性移除导体466及电介质686的经暴露区。举例来说，可使用反应性离子蚀刻工艺来移除导体466及电介质686的未被经图案化掩模702覆盖的部分。随后可例如通过灰化或以其它方式移除光致抗蚀剂材料而移除掩模702。
在图7C及8C中，可将经图案化掩模704形成为上覆于导体466及半导体684上(例如，在所述导体及半导体上)以暴露半导体684的区。掩模704可表示使用光刻工艺形成的掩模。可通过将掺杂剂种类植入到半导体684的经暴露区中而形成第一导电区域671。如本技术领域中众所理解，此植入可通常涉及使引导到半导体684的表面处的离子加速，例如由箭头706概念性地描绘。为了产生n型导电性，掺杂剂种类可包含砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。为了产生p型导电性，掺杂剂种类可包含硼(B)或另一p型杂质的离子。在半导体中形成导电区域的其它方法是已知的，且本文中的实施例不限于形成导电区域的任一方法。
第一导电区域671可经形成为具有与半导体684相同的导电性类型，但处于较高导电性水平。作为一个实例，可使用射束线植入工艺利用硼杂质使用大约100keV的电力电平及大约2E12/cm^2的剂量形成第一导电区域671。利用此植入工艺，第一导电区域671可延伸到大约0.38μm的深度及以下。第一导电区域671可具有宽度708。宽度708可大于或等于图6A的宽度667。替代地，宽度708可小于图6A的宽度667。随后可移除掩模704。
在图7D及8D中，可将经图案化掩模710形成为上覆于导体466及半导体684上(例如，在所述导体及半导体上)以暴露半导体684的区。掩模710可表示使用光刻工艺形成的掩模。可例如各向异性移除半导体684的经暴露部分以形成沟槽部分712。
在图7E及8E中，可移除经图案化掩模710的一部分，例如，经图案化掩模710在第一导电区域671上方的部分。替代地，图7E及8E的经图案化掩模710可表示不同经图案化掩模。可进一步例如各向异性移除半导体684的经暴露部分以形成沟槽714。随后可移除经图案化掩模710的其余部分。
在图7F及8F中，可通过将掺杂剂种类植入到半导体684的经暴露区中而形成第二导电区域673。如本技术领域中众所理解，此植入可通常涉及使引导到半导体684的表面处的离子加速，例如由箭头716概念性地描绘。第二导电区域673可经形成为具有与半导体684相同的导电性类型。第二导电区域673可具有比半导体684高的导电性水平，且可进一步具有比第一导电区域671低的导电性水平。作为一个实例，可使用射束线植入工艺利用硼杂质使用大约10keV的电力电平及大约1E12/cm^2的剂量形成第二导电区域673。利用此植入工艺，第二导电区域673可在半导体684的经暴露表面下面延伸到大约0到100nm的深度。掩模可为不必要的，因为导体466可用于限制植入的区。
在图7G及8G中，可用介电材料填充沟槽714以形成隔离结构580。用介电材料填充沟槽714可包含例如高密度等离子体(HDP)沉积及/或旋涂电介质(SOD)工艺。可使用蚀刻工艺来移除多余介电材料。在图7H及8H中，可将导体466及电介质686图案化以分别界定例如图6A的晶体管654的控制栅极及栅极电介质。
在图7I及8I中，可在半导体684中形成延伸区域688，且可在延伸区域688中形成接触区域690。形成延伸区域688可包含导电地掺杂半导体684未被导体466覆盖的部分，而形成接触区域690可包含导电地掺杂延伸区域688未被掩模(图7I或8I中未展示)覆盖的部分。举例来说，可通过将相应掺杂剂种类植入到半导体684中而形成延伸区域688。如本技术领域中众所理解，此植入可通常涉及使引导到半导体684的表面处的离子加速。为了产生n型导电性，掺杂剂种类可包含砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。为了产生p型导电性，掺杂剂种类可包含硼(B)或另一p型杂质的离子。在半导体中形成导电区域的其它方法是已知的。尽管针对延伸区域688植入掺杂剂种类可自对准到栅极堆叠，但可进一步预期延伸区域688在电介质686下面延伸。在图7J及8J中，可形成触点476以与接触区域690接触。
图9概念性地描绘根据实施例串驱动器的一部分连接到多个存储器单元块的存取线的连接。尽管图9中未描绘，但串驱动器990的邻近晶体管可通过根据实施例的定位于邻近晶体管的邻近源极/漏极区域之间的隔离结构580分离及/或通过根据实施例的定位于邻近晶体管的邻近沟道区域之间的隔离结构580分离。
在图9中，第一串驱动器9900可具有对应于导体4660且连接于第一触点474(例如，第一触点474X、474X+1及474X+2)与对应第二触点476(例如，分别地，第二触点476X0、476(X+1)0及476(X+2)0)之间的晶体管(图9中未列举)，且第二串驱动器9901可具有对应于导体4661且连接于第一触点474(例如，第一触点474X、474X+1及474X+2)与应第二触点476(例如，分别地，第二触点476X1、476(X+1)1及476(X+2)1)之间的晶体管(图9中未列举)。作用区460X、460X+1及460X+2可具有如图5A到5D中所描绘形成于邻近晶体管的邻近源极/漏极区域之间及/或邻近晶体管的邻近沟道区域之间的隔离结构580(图9中未展示)。
第一串驱动器9900的第二触点476X0、476(X+1)0及476(X+2)0可分别连接到存储器单元块2500的字线202X0、202(X+1)0及202(X+2)0。字线202X0、202(X+1)0及202(X+2)0可表示存储器单元块2500的字线的仅一部分。举例来说，存储器单元块2500可包含例如图2A中所描绘的N+1个字线202，且存储器单元块2500的字线202X0、202(X+1)0及202(X+2)0可分别对应于图2A的字线202X、202X+1及202X+2。
第二串驱动器9901的第二触点476X1、476(X+1)1及476(X+2)1可分别连接到存储器单元块2501的字线202X1、202(X+1)1及202(X+2)1。字线202X1、202(X+1)1及202(X+2)1可表示存储器单元块2501的字线的仅一部分。举例来说，存储器单元块2501可包含例如图2A中所描绘的N+1个字线202，且存储器单元块2501的字线202X1、202(X+1)1及202(X+2)1可分别对应于图2A的字线202X、202X+1及202X+2。
串驱动器9900及9901可为图2C的外围电路226的一部分。举例来说，串驱动器9900可形成于存储器单元块2500的字线202X0、202(X+1)0及202(X+2)0下方(例如，至少部分地在其下方)。类似地，串驱动器9901可形成于存储器单元块2501的字线202X1、202(X+1)1及202(X+2)1下方(例如，至少部分地在其下方)。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的普通技术人员将了解，经计算以实现相同目的的任一布置均可替代所展示的特定实施例。所属领域的普通技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (24)

1.一种集成电路，其包括：
半导体，其具有第一导电性类型；
第一作用区，其在所述半导体中；
第二作用区，其在所述半导体中；及
隔离结构，其在所述半导体中介于所述第一作用区与所述第二作用区之间，所述隔离结构包括：
第一边缘部分，其在所述半导体的表面下面延伸到第一深度；
第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；
内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度；
第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述第一导电性类型；
第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述第一导电性类型；及
第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述第一导电性类型；
所述第二导电区域与所述第一导电区域隔开；且
所述第三导电区域与所述第一导电区域隔开。
2.根据权利要求1所述的集成电路，其进一步包括：
第一晶体管，其在所述第一作用区中；
第二晶体管，其在所述第二作用区中；
第一导体，其形成所述第一晶体管的控制栅极；及
第二导体，其形成所述第二晶体管的控制栅极；
其中所述隔离结构具有平行于所述第一导体且平行于所述第二导体的定向。
3.根据权利要求2所述的集成电路，其进一步包括：
第三作用区，其在所述半导体中；及
第三晶体管，其在所述第三作用区中；
其中所述隔离结构进一步在所述半导体中介于所述第一作用区与所述第三作用区之间；
其中所述第一导体进一步形成所述第三晶体管的控制栅极；且
其中所述隔离结构进一步具有正交于所述第一导体的定向。
4.根据权利要求1所述的集成电路，其进一步包括：
第一晶体管，其在所述第一作用区中；
第二晶体管，其在所述第二作用区中；
导体，其形成所述第一晶体管的控制栅极且形成所述第二晶体管的控制栅极；
其中所述隔离结构具有正交于所述导体的定向。
5.根据权利要求1所述的集成电路，其中所述集成电路进一步包括：
第一晶体管，其在所述第一作用区中且具有源极/漏极区域；
其中所述第二深度大于或等于所述源极/漏极区域的深度。
6.根据权利要求5所述的集成电路，其中所述第一晶体管的所述源极/漏极区域具有与所述第一导电性类型不同的导电性类型。
7.根据权利要求5所述的集成电路，其中所述第一晶体管的所述源极/漏极区域具有与所述第一导电性类型相反的导电性类型。
8.根据权利要求1所述的集成电路，其中所述集成电路进一步包括：
第一晶体管，其在所述第一作用区中且具有源极/漏极区域；
其中所述第二深度等于所述源极/漏极区域的深度。
9.根据权利要求1所述的集成电路，其中所述第一深度大于或等于0.48μm。
10.根据权利要求9所述的集成电路，其中所述第二深度大于或等于0.38μm。
11.根据权利要求9所述的集成电路，其中所述隔离结构的所述内部部分的宽度大于或等于0.1μm。
12.一种存储器，其包括：
存储器单元阵列；
多个存取线，所述多个存取线中的每一存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；
第一晶体管，其在具有第一导电性类型的半导体的第一作用区中，所述第一晶体管具有连接到所述多个存取线中的第一存取线的源极/漏极区域，其中所述第一晶体管的所述源极/漏极区域具有与所述第一导电性类型不同的第二导电性类型；
第二晶体管，其在所述半导体的第二作用区中，所述第二晶体管具有连接到所述多个存取线中的第二存取线的源极/漏极区域，其中所述第二晶体管的所述源极/漏极区域具有所述第二导电性类型；
隔离结构，其在所述半导体中介于所述第一晶体管与所述第二晶体管之间，其中所述隔离结构包括：
第一边缘部分，其在所述半导体的表面下面延伸到第一深度；
第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；
内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度；
第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述第一导电性类型；
第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述第一导电性类型；及
第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述第一导电性类型。
13.根据权利要求12所述的存储器，其中所述存储器单元阵列包括多个串联连接存储器单元串，其中所述第一存取线连接到所述多个串联连接存储器单元串中的第一串联连接存储器单元串的第一存储器单元的控制栅极，且其中所述第二存取线连接到所述第一串联连接存储器单元串的不同存储器单元的控制栅极。
14.根据权利要求12所述的存储器，其中所述存储器单元阵列包括多个串联连接存储器单元串，其中所述第一存取线连接到所述多个串联连接存储器单元串中的第一串联连接存储器单元串的存储器单元的控制栅极，且其中所述第二存取线连接到所述多个串联连接存储器单元串中的不同串联连接存储器单元串的存储器单元的控制栅极且不连接到所述第一串联连接存储器单元串的任一存储器单元的控制栅极。
15.根据权利要求14所述的存储器，其中所述存储器单元阵列进一步包括多个存储器单元块，其中每一存储器单元块包括所述多个串联连接存储器单元串中的串联连接存储器单元串的相应子组，其中所述第一串联连接存储器单元串是所述多个存储器单元块中的第一存储器单元块的串联连接存储器单元串的所述相应子组的成员，且其中所述不同串联连接存储器单元串是所述多个存储器单元块中的不同存储器单元块的串联连接存储器单元串的所述相应子组的成员。
16.根据权利要求12所述的存储器，其中所述第一晶体管及所述第二晶体管在所述存储器单元阵列下面。
17.根据权利要求12所述的存储器，其中所述第一导电区域具有比所述第二导电区域及所述第三导电区域的导电性水平高的导电性水平。
18.根据权利要求17所述的存储器，其中所述第二导电区域及所述第三导电区域的所述导电性水平高于所述半导体的导电性水平。
19.根据权利要求12所述的存储器，其中所述隔离结构是第一隔离结构，所述存储器进一步包括：
第三晶体管，其在所述半导体的第三作用区中，所述第三晶体管具有连接到所述多个存取线中的第三存取线的源极/漏极区域，其中所述第三晶体管的所述源极/漏极区域具有所述第二导电性类型；及
第二隔离结构，其在所述半导体中介于所述第一晶体管与所述第三晶体管之间，其中所述第二隔离结构包括：
第一边缘部分，其在所述半导体的表面下面延伸到所述第一深度；
第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；
内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到所述第二深度；
第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述第一导电性类型；
第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述第一导电性类型；及
第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述第一导电性类型。
20.根据权利要求19所述的存储器，其中所述第一隔离结构与所述第二隔离结构是连续的。
21.根据权利要求19所述的存储器，其进一步包括：
第一导体，其连接到所述第一晶体管的控制栅极且连接到所述第三晶体管的控制栅极；及
第二导体，其连接到所述第二晶体管的控制栅极；
其中所述存储器单元阵列包括多个串联连接存储器单元串；
其中所述第一存取线连接到所述多个串联连接存储器单元串中的第一串联连接存储器单元串的第一存储器单元的控制栅极；
其中所述第三存取线连接到所述第一串联连接存储器单元串的不同存储器单元的控制栅极；且
其中所述第二存取线连接到所述多个串联连接存储器单元串中的不同串联连接存储器单元串的存储器单元的控制栅极且不连接到所述第一串联连接存储器单元串的任一存储器单元的控制栅极。
22.根据权利要求12所述的存储器，其中所述第二导电区域与所述第一导电区域隔开，且其中所述第三导电区域与所述第一导电区域隔开。
23.一种存储器，其包括：
存储器单元阵列；
多个存取线，所述多个存取线中的每一存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；
第一驱动器电路，其包括第一多个晶体管，其中所述第一多个晶体管中的每一晶体管具有连接到所述多个存取线中的第一存取线子组中的相应存取线的第一源极/漏极区域，其中所述第一多个晶体管中的第一晶体管的所述第一源极/漏极区域在具有第一导电性类型的半导体的第一作用区中；
第二驱动器电路，其包括第二多个晶体管，其中所述第二多个晶体管中的每一晶体管具有连接到所述多个存取线中的与所述第一存取线子组互斥的第二存取线子组中的相应存取线的第一源极/漏极区域，其中所述第二多个晶体管中的第一晶体管的所述第一源极/漏极区域在所述半导体的第二作用区中；及
隔离结构，其在所述半导体中介于所述第一作用区与所述第二作用区之间，其中所述隔离结构包括：
第一边缘部分，其在所述半导体的表面下面延伸到第一深度；
第二边缘部分，其在所述半导体的所述表面下面延伸到所述第一深度；
内部部分，其介于所述第一边缘部分与所述第二边缘部分之间且在所述半导体的所述表面下面延伸到小于所述第一深度的第二深度；
第一导电区域，其在所述半导体中在所述内部部分下面延伸且具有所述第一导电性类型及高于所述半导体的导电性水平的第一导电性水平；
第二导电区域，其在所述半导体中在所述第一边缘部分下面延伸且具有所述第一导电性类型及高于所述半导体的所述导电性水平且低于所述第一导电性水平的第二导电性水平；及
第三导电区域，其在所述半导体中在所述第二边缘部分下面延伸且具有所述第一导电性类型及所述第二导电性水平。
24.根据权利要求23所述的存储器，其中所述第一驱动器电路及所述第二驱动器电路在所述存储器单元阵列下面。
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