JPH0254574A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0254574A JPH0254574A JP63205139A JP20513988A JPH0254574A JP H0254574 A JPH0254574 A JP H0254574A JP 63205139 A JP63205139 A JP 63205139A JP 20513988 A JP20513988 A JP 20513988A JP H0254574 A JPH0254574 A JP H0254574A
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- Japan
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- groove
- oxide film
- capacitor
- substrate
- trench
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 238000003860 storage Methods 0.000 claims abstract description 17
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものであり、特に１トラン
ジスタ、１キヤパシタのセル構造をもっダイナεツク型
メモリセルを備えた半導体装置に関するものである。
ジスタ、１キヤパシタのセル構造をもっダイナεツク型
メモリセルを備えた半導体装置に関するものである。
従来の技術
従来のメモリセルとしては、メモリセル毎に１個の溝を
堀り、そこにキャパシタ部を形成することにより、キャ
パシタ部の占有面積を減少させ、メモリセルの微細化を
はかっていた。
堀り、そこにキャパシタ部を形成することにより、キャ
パシタ部の占有面積を減少させ、メモリセルの微細化を
はかっていた。
例えば、第３図に示すような構成では、ｐ型半導体基板
２１に溝２７を堀り、溝２７の側面部及び底面部にソー
ス領域２４と接続されるように１拡散層領域の蓄積電極
３ｏを形成し、さらに溝２７の中にキャパシタ酸化膜２
８とセルプレート２９とを積層して、溝２７の部分にキ
ャパシタ部を形成している。なお、第３図中、２３はド
レイン領域、２５はゲート酸化膜、２６はｐｏｌｙｓｉ
ゲート、３１は分離酸化膜、３２は酸化膜、３３はＡｌ
ビット線である。
２１に溝２７を堀り、溝２７の側面部及び底面部にソー
ス領域２４と接続されるように１拡散層領域の蓄積電極
３ｏを形成し、さらに溝２７の中にキャパシタ酸化膜２
８とセルプレート２９とを積層して、溝２７の部分にキ
ャパシタ部を形成している。なお、第３図中、２３はド
レイン領域、２５はゲート酸化膜、２６はｐｏｌｙｓｉ
ゲート、３１は分離酸化膜、３２は酸化膜、３３はＡｌ
ビット線である。
発明が解決しようとする課題
しかしながら、上記のような構成では、電界効果トラン
ジスタと溝に形成された電荷蓄積キャパシタ、それに隣
接する素子分離領域がメモリセル毎に平面領域に形成す
るために、さらなるメモリセルの微細化が困難であった
。
ジスタと溝に形成された電荷蓄積キャパシタ、それに隣
接する素子分離領域がメモリセル毎に平面領域に形成す
るために、さらなるメモリセルの微細化が困難であった
。
本発明は、このような点に鑑み、従来のメモリセルと比
較して、より微細化が可能な構成の半導体メモリセルを
備えた半導体装置を提供することを目的とする。
較して、より微細化が可能な構成の半導体メモリセルを
備えた半導体装置を提供することを目的とする。
課題を解決するだめの手段
本発明の半導体装置は、上述の課題を解決するために、
メモリセルが島状に残るように基板に溝を形成し、キャ
パシタ部は、蓄積電極がトランジスタ部のソース領域に
接続するように前記溝の側面部に形成した導体電極、セ
ルプレートが前記溝の底面部で前記基極と接触するよう
に前記溝の中に充填した導体電極及び前記溝の側面表面
部にて構成される構造を備えている。
メモリセルが島状に残るように基板に溝を形成し、キャ
パシタ部は、蓄積電極がトランジスタ部のソース領域に
接続するように前記溝の側面部に形成した導体電極、セ
ルプレートが前記溝の底面部で前記基極と接触するよう
に前記溝の中に充填した導体電極及び前記溝の側面表面
部にて構成される構造を備えている。
さらに望ましくは、溝の底面部に基板と同一導電型で不
純物濃度の高い拡散層を形成し、この拡散層が溝の中に
充填した導体電極と接触した構造を備えている。
純物濃度の高い拡散層を形成し、この拡散層が溝の中に
充填した導体電極と接触した構造を備えている。
作用
本発明は上記の手段により、メモリセルの周囲の溝の側
面部がキャパシタ電極として利用し、かつ溝の底面部に
基板と同一導電型で不純物−の高い拡散層を形成してメ
モリセル間の素子分離領域にすることもできるので、よ
り小さなセル面積でより大きなキャパシタ容量を得るこ
とができる。
面部がキャパシタ電極として利用し、かつ溝の底面部に
基板と同一導電型で不純物−の高い拡散層を形成してメ
モリセル間の素子分離領域にすることもできるので、よ
り小さなセル面積でより大きなキャパシタ容量を得るこ
とができる。
実施例
以下、図面に基づいて更に詳細な説明を与える。
第１図と第２図は本発明の実施例における半導体メモリ
セルの構造を示すものである。第１図はメモリセルの平
面図、第２図は第１図の人−Ａ′線に沿った断面図であ
る。ｐ型Ｓ１基板１に溝７を堀り、島領域１７を溝７に
囲まれるように形成する。島領域７の表面に、それぞれ
ｎ＋＋散層のドレイン２、ソース３、ゲート酸化膜４、
ゲート６としてＭＯＳトランジスタを形成する。６はワ
ード線でもあり、ｐｏｌｙｓｉによって形成される。ま
た、島領域１了の周囲の溝の側面部には電荷蓄積用キャ
パシタが形成される。すなわち、このキャパシタはｐｏ
ｌｙ Ｓｉで形成された蓄積電極９、ｐｏｌｙｓｉで形
成されたセルプレート１１を有し、さらに溝７の側面部
表面のＳｉ基板１をもセルプレートとしている。そして
さらにキャパシタ酸化膜８，１０としてキャパシタが形
成される。蓄積電極９は酸化膜８を介して溝１７の側面
部表面のＳｉ基板１と、また酸化膜１ｏを介してｐｏｌ
ｙｓｉセルプレートと容量を形成している。さらにｐｏ
ｌｙｓｉセルプレート１１は溝７底面部に形成された１
型拡散層１２と接触して基板１に電気的に接続されてい
る。
セルの構造を示すものである。第１図はメモリセルの平
面図、第２図は第１図の人−Ａ′線に沿った断面図であ
る。ｐ型Ｓ１基板１に溝７を堀り、島領域１７を溝７に
囲まれるように形成する。島領域７の表面に、それぞれ
ｎ＋＋散層のドレイン２、ソース３、ゲート酸化膜４、
ゲート６としてＭＯＳトランジスタを形成する。６はワ
ード線でもあり、ｐｏｌｙｓｉによって形成される。ま
た、島領域１了の周囲の溝の側面部には電荷蓄積用キャ
パシタが形成される。すなわち、このキャパシタはｐｏ
ｌｙ Ｓｉで形成された蓄積電極９、ｐｏｌｙｓｉで形
成されたセルプレート１１を有し、さらに溝７の側面部
表面のＳｉ基板１をもセルプレートとしている。そして
さらにキャパシタ酸化膜８，１０としてキャパシタが形
成される。蓄積電極９は酸化膜８を介して溝１７の側面
部表面のＳｉ基板１と、また酸化膜１ｏを介してｐｏｌ
ｙｓｉセルプレートと容量を形成している。さらにｐｏ
ｌｙｓｉセルプレート１１は溝７底面部に形成された１
型拡散層１２と接触して基板１に電気的に接続されてい
る。
このようにキャパシタが構成され、キャパシタの蓄積電
極９はＭＯＳ）ランジスタのソース領域３とｎ１拡散層
の接続領域６で接続されている。まだｐ１散層１２は隣
接するメモリセルを電気的に分離する素子分離領域でも
ある。その他、１３．１４は酸化膜で、１５ Ａｌビッ
ト線である。
極９はＭＯＳ）ランジスタのソース領域３とｎ１拡散層
の接続領域６で接続されている。まだｐ１散層１２は隣
接するメモリセルを電気的に分離する素子分離領域でも
ある。その他、１３．１４は酸化膜で、１５ Ａｌビッ
ト線である。
次に本実施例の製造方法について簡単に説明する。ｐ型
Ｓｉ基板１にＲＩＥによって溝７をエツチングして形成
し、溝７の底面部にイオン注入によって１型拡散層１２
を形成し、溝内部を熱酸化することによってキャパシタ
酸化膜８を形成する。
Ｓｉ基板１にＲＩＥによって溝７をエツチングして形成
し、溝７の底面部にイオン注入によって１型拡散層１２
を形成し、溝内部を熱酸化することによってキャパシタ
酸化膜８を形成する。
次に、溝上部の酸化膜１１を除去した後に、溝上部の側
壁にイオン注入することによってｎ型拡散層６を形成す
る。次に、溝内部の側壁に沿ってｐｏｌｙｓｉを埋め込
み、蓄積電極９をｎ＋型型数散層６接続されるように形
成する。次に前記ｐｏｌｙｓｉ１２上に、熱酸化等で薄
い酸化膜を形成し、キャパシタ酸化膜１０とする。さら
に、溝の底面部にある酸化膜を除去し、溝内にｐｏｌｙ
Ｓｉを堆積してセルプレート１１が形成され、溝７の
底面部でｐ＋型型数散層１２接触する。
壁にイオン注入することによってｎ型拡散層６を形成す
る。次に、溝内部の側壁に沿ってｐｏｌｙｓｉを埋め込
み、蓄積電極９をｎ＋型型数散層６接続されるように形
成する。次に前記ｐｏｌｙｓｉ１２上に、熱酸化等で薄
い酸化膜を形成し、キャパシタ酸化膜１０とする。さら
に、溝の底面部にある酸化膜を除去し、溝内にｐｏｌｙ
Ｓｉを堆積してセルプレート１１が形成され、溝７の
底面部でｐ＋型型数散層１２接触する。
発明の詳細
な説明してきたように、本発明によれば次のような効果
が得られる。
が得られる。
（１）メモリセルの周囲に設けた溝の中に電荷蓄積用キ
ャパシタと素子分離領域を同時に形成している０で・セ
ノ′の占有面積の微小化が可能である。
ャパシタと素子分離領域を同時に形成している０で・セ
ノ′の占有面積の微小化が可能である。
（２）電荷蓄積用キャパシタのセルプレートは溝内の側
壁表面と、溝の中に充填されたｐｏｌｙｓｉ電極とから
成り、蓄積電極を両面からはさんでいるので、同じセル
面積、及び同じ溝の深さで、セル容量の大容量化が可能
である。
壁表面と、溝の中に充填されたｐｏｌｙｓｉ電極とから
成り、蓄積電極を両面からはさんでいるので、同じセル
面積、及び同じ溝の深さで、セル容量の大容量化が可能
である。
以上、本発明により、極めて占有面積が小さく、極めて
セル容量が大きいメモリセルを得ることができ、その実
用的効果は極めて大きい。
セル容量が大きいメモリセルを得ることができ、その実
用的効果は極めて大きい。
第１図は本発明の一実施例における半導体メモリセルを
備えだ半導体装置の平面図、第２図は第１図の人−人′
線断面図、第３図は従来のメモリセルの断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・ドレイン
、３・・・・・・ソース、４・・・・・・ゲート酸化膜
、５・・・・・・ワード線、ｅ・・・・・・ソース・蓄
積電極接続領域、７・・・・・・溝、８゜１０・・・・
・・キャパシタ酸化膜、９・・・・・・蓄積電極、１１
・・・・・・ｐｏｌｙｓｉセルプレート、１２・・・・
・・ｐ型拡散層、１６・・・・・・Ａｌビット線、１７
・・・・・・島領域。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名図 ５−− ワ − ド 織 ？ −−−Ｔｉ 楕を楊（ｆ’ｏＪｙ５す１７−
蔦 構成 第 図 １−Ｐ ｚ Ｓｉ ｉ 板 ２− ドレイン ３−・ソース ４ −１ 枦 −ト 毅 １と 叩建５ 〜・
ワ − ド 纜 ６〜 ソース゛ｉ４１電ｌ接硯傾戒 ７・・・鼻 ８、ＩＱ ・−キャパシタ酸化膜 ？−冨櫂を世 ＋１−１１ニルプレート（Ｆｏｊｙ Ｓｉ ）Ｉ２・・
−Ｐ“智拉紮１ 萄、＋４− 酸化膜 １５−Ａ λ ピ ッ ト キー１
備えだ半導体装置の平面図、第２図は第１図の人−人′
線断面図、第３図は従来のメモリセルの断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・ドレイン
、３・・・・・・ソース、４・・・・・・ゲート酸化膜
、５・・・・・・ワード線、ｅ・・・・・・ソース・蓄
積電極接続領域、７・・・・・・溝、８゜１０・・・・
・・キャパシタ酸化膜、９・・・・・・蓄積電極、１１
・・・・・・ｐｏｌｙｓｉセルプレート、１２・・・・
・・ｐ型拡散層、１６・・・・・・Ａｌビット線、１７
・・・・・・島領域。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名図 ５−− ワ − ド 織 ？ −−−Ｔｉ 楕を楊（ｆ’ｏＪｙ５す１７−
蔦 構成 第 図 １−Ｐ ｚ Ｓｉ ｉ 板 ２− ドレイン ３−・ソース ４ −１ 枦 −ト 毅 １と 叩建５ 〜・
ワ − ド 纜 ６〜 ソース゛ｉ４１電ｌ接硯傾戒 ７・・・鼻 ８、ＩＱ ・−キャパシタ酸化膜 ？−冨櫂を世 ＋１−１１ニルプレート（Ｆｏｊｙ Ｓｉ ）Ｉ２・・
−Ｐ“智拉紮１ 萄、＋４− 酸化膜 １５−Ａ λ ピ ッ ト キー１
Claims (3)
- （１）半導体基板に、電荷蓄積用キャパシタと電界効果
トランジスタとでメモリモルを形成し、このメモリセル
が島状に残るように前記メモリセルの周囲に溝を形成し
、前記電荷蓄積用キャパシタを、蓄積電極が前記電界効
果トランジスタのソース領域に接続されるように前記溝
の側面部に形成した導体電極と、セルプレートが前記溝
の底面部で前記基板と接触するように前記溝の中に充填
した導体電極及び前記溝の側面表面部とで形成してなる
半導体装置。 - （２）溝の底面部に、基板と同一導電型で不純物濃度の
高い拡散層が形成され、前記拡散層が前記溝に充填した
導体電極に接触している特許請求の範囲第１項の半導体
装置。 - （３）不純物濃度の高い第１の基板上に、不純物濃度の
低い第２の半導体層を形成してなる特許請求の範囲第１
項の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205139A JPH0254574A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205139A JPH0254574A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254574A true JPH0254574A (ja) | 1990-02-23 |
Family
ID=16502070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205139A Pending JPH0254574A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228504A (ja) * | 1999-02-05 | 2000-08-15 | Infineon Technol North America Corp | 半導体ボディ、ダイナミックランダムアクセスメモリならびに電気的アイソレ―ションおよびメモリセルの形成方法 |
-
1988
- 1988-08-18 JP JP63205139A patent/JPH0254574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228504A (ja) * | 1999-02-05 | 2000-08-15 | Infineon Technol North America Corp | 半導体ボディ、ダイナミックランダムアクセスメモリならびに電気的アイソレ―ションおよびメモリセルの形成方法 |
| EP1026745A3 (en) * | 1999-02-05 | 2005-08-10 | Infineon Technologies North America Corp. | Field-shield-trench isolation for trench capacitor DRAM |
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