JPS604595B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS604595B2 JPS604595B2 JP51024791A JP2479176A JPS604595B2 JP S604595 B2 JPS604595 B2 JP S604595B2 JP 51024791 A JP51024791 A JP 51024791A JP 2479176 A JP2479176 A JP 2479176A JP S604595 B2 JPS604595 B2 JP S604595B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductivity type
- region
- capacitor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ（ＭＩＳ
Ｔ）を用いた半導体記憶装置（ＩＣメモリ）として論理
処理装置の情報記憶に用いられるものである。
Ｔ）を用いた半導体記憶装置（ＩＣメモリ）として論理
処理装置の情報記憶に用いられるものである。
情報処理に用いられるＩＣメモリは、集積回路技術の発
展により大規模高密度化し、且つ特性上の向上も箸じる
しい。
展により大規模高密度化し、且つ特性上の向上も箸じる
しい。
近来主として用いられるＩＣメモリはＭＩＳＴを用いた
集積回路であり、メモリセルとしてＭＩＳＴと容量素子
とを有し、ＭＩＳＴによるスイッチング作用で容量素子
への電荷量を情報として蓄積・検出するものである。大
規模化に伴なし、容量素子の容量の効率化が必要となり
、既知の技術では容量素子として半導体表面に絶縁ゲー
ト膜を介して電極を設け、該電極に電源電圧を印加して
電極と半導体表面に誘起される表面反転層との容量効果
を容量素子として用いている。しかし乍ら、容量素子の
効率化はメモリセルの占有面積を大きく支配するため、
単に反転層の利用による容量効果では現在の大規模の傾
向に不充分である。この発明の目的は、効率の高い容量
素子とＭＩＳＴから成るメモリセルを有する集積回路を
提供することにある。
集積回路であり、メモリセルとしてＭＩＳＴと容量素子
とを有し、ＭＩＳＴによるスイッチング作用で容量素子
への電荷量を情報として蓄積・検出するものである。大
規模化に伴なし、容量素子の容量の効率化が必要となり
、既知の技術では容量素子として半導体表面に絶縁ゲー
ト膜を介して電極を設け、該電極に電源電圧を印加して
電極と半導体表面に誘起される表面反転層との容量効果
を容量素子として用いている。しかし乍ら、容量素子の
効率化はメモリセルの占有面積を大きく支配するため、
単に反転層の利用による容量効果では現在の大規模の傾
向に不充分である。この発明の目的は、効率の高い容量
素子とＭＩＳＴから成るメモリセルを有する集積回路を
提供することにある。
この発明の集積回路は、一導電型の半導体基体の−主面
に選択的に設けられた該半導体基体に一部埋設せる厚い
絶縁膜と、該厚い絶縁膜に隣接せる該半導体基体の活性
領域とを具備し、該活性領域に設けた、逆導電型領域を
有する絶縁ゲート型電界効果トランジスタ部と容量素子
部とをメモリセルとして備えた集積回路において、前記
活性領域の一主面に設けられ、前記トランジスタ部から
延在し前記厚い絶縁膜に端部を接しかつ前記トランジス
タ部の逆導電型領域より浅い逆導電型領域と該逆導電型
領域の底面に接し該トランジスタ部から延在し前記厚い
絶縁膜に端部を接する前記半導体基体より高濃度の一導
電型領域とからＰＮ接合容量を構成し、該一主面上に設
けられ該トランジスタ部より延在し該厚い絶縁膜に接す
る薄い絶縁膜と、該薄い絶縁膜上に設けられ該トランジ
スタ部より延在し該厚い絶縁膜上にいたる電極と、該Ｐ
Ｎ接合を構成する逆導電型領域とからＭＯＳ型容量を構
成し、前記ＰＮ接合容量および該ＭＯＳ型容量をもって
前記容量素子部としたことを特徴とする集積回路にある
。
に選択的に設けられた該半導体基体に一部埋設せる厚い
絶縁膜と、該厚い絶縁膜に隣接せる該半導体基体の活性
領域とを具備し、該活性領域に設けた、逆導電型領域を
有する絶縁ゲート型電界効果トランジスタ部と容量素子
部とをメモリセルとして備えた集積回路において、前記
活性領域の一主面に設けられ、前記トランジスタ部から
延在し前記厚い絶縁膜に端部を接しかつ前記トランジス
タ部の逆導電型領域より浅い逆導電型領域と該逆導電型
領域の底面に接し該トランジスタ部から延在し前記厚い
絶縁膜に端部を接する前記半導体基体より高濃度の一導
電型領域とからＰＮ接合容量を構成し、該一主面上に設
けられ該トランジスタ部より延在し該厚い絶縁膜に接す
る薄い絶縁膜と、該薄い絶縁膜上に設けられ該トランジ
スタ部より延在し該厚い絶縁膜上にいたる電極と、該Ｐ
Ｎ接合を構成する逆導電型領域とからＭＯＳ型容量を構
成し、前記ＰＮ接合容量および該ＭＯＳ型容量をもって
前記容量素子部としたことを特徴とする集積回路にある
。
そしてこのＰＮ接合を構成する逆導電型領域の底面が半
導体基体に比して１０〜１ぴ倍程度の高濃度の一導電型
領域とＰＮ接合を有することを特徴とする。この発明の
集積回路は、容量素子の半導体表面に二重の不純物導入
領域を有し、この導入領域間のＰＮ接合の容量を逆導電
型領域と電極との間の容量に付加して容量素子を構成し
て居り、各容量が半導体表面に対して縦重みされている
ため表面の占有面積を増大することなく大容量とするこ
とができ、効率の高い容量素子を含んでいる。
導体基体に比して１０〜１ぴ倍程度の高濃度の一導電型
領域とＰＮ接合を有することを特徴とする。この発明の
集積回路は、容量素子の半導体表面に二重の不純物導入
領域を有し、この導入領域間のＰＮ接合の容量を逆導電
型領域と電極との間の容量に付加して容量素子を構成し
て居り、各容量が半導体表面に対して縦重みされている
ため表面の占有面積を増大することなく大容量とするこ
とができ、効率の高い容量素子を含んでいる。
又、活性領域に目いっぱいＰＮ接合容量およびＭＯＳ型
領域を形成しているからさらに大容量のものとなる。さ
らに容量部の逆導電型領域はトランジスタ部のソース、
ドレィンとなる逆導電型領域よりも浅いものである。埋
設せる絶縁膜の存在と容量部の逆導電型領域を浅く形成
することにより素子間の寄生チャンネルが防止でき、集
積度が向上する。さらに多結晶シリコンを電極として用
いることによりこれと埋設せる絶縁膜とによりトランジ
スタ部の逆導電型領域が自己整合時に形成されこの点か
らも集積度、特性は向上する。従ってこの発明によれば
、大規模化に好適なメモリセルのための集積回路が得ら
れる。次にこの発明の特徴をより良く理解するために、
この発明の実施例につき図を用いて説明する。
領域を形成しているからさらに大容量のものとなる。さ
らに容量部の逆導電型領域はトランジスタ部のソース、
ドレィンとなる逆導電型領域よりも浅いものである。埋
設せる絶縁膜の存在と容量部の逆導電型領域を浅く形成
することにより素子間の寄生チャンネルが防止でき、集
積度が向上する。さらに多結晶シリコンを電極として用
いることによりこれと埋設せる絶縁膜とによりトランジ
スタ部の逆導電型領域が自己整合時に形成されこの点か
らも集積度、特性は向上する。従ってこの発明によれば
、大規模化に好適なメモリセルのための集積回路が得ら
れる。次にこの発明の特徴をより良く理解するために、
この発明の実施例につき図を用いて説明する。
第１図Ａ〜第１図Ｄはこの発明の一実施例を実現する主
たる製造工程における断面図である。
たる製造工程における断面図である。
この実施例は比抵抗１００一弧のＰ型シリコン単結晶基
体１０１の一主表面の活性領域部に選択的にシリコン窒
化膜をマスクとして表面濃度１び６肌‐３程度のボロン
を導入して非活性領域部にＰ型領域１０２を形成し、同
時に熱酸化法によりこの部分に１．３ム程度の厚いシリ
コン酸化膜１０３を成長する。このようなシリコン窒化
膜をマスクとする基体の非活性領域部への厚いシリコン
酸化膜１０３の成長は選択酸化法もしくはフラットＭＯ
Ｓ技術と呼ばれ「例えば特公昭５０一１３７ｙ号公報に
詳細があるため、ここでの説明は省略される。選択酸化
法を施した試料は次に活性領域部からシリコン窒化膜を
除去し、再度熱酸化処理して活性領域部に約１５００Ａ
のシリコン酸化膜１０４を形成する。
体１０１の一主表面の活性領域部に選択的にシリコン窒
化膜をマスクとして表面濃度１び６肌‐３程度のボロン
を導入して非活性領域部にＰ型領域１０２を形成し、同
時に熱酸化法によりこの部分に１．３ム程度の厚いシリ
コン酸化膜１０３を成長する。このようなシリコン窒化
膜をマスクとする基体の非活性領域部への厚いシリコン
酸化膜１０３の成長は選択酸化法もしくはフラットＭＯ
Ｓ技術と呼ばれ「例えば特公昭５０一１３７ｙ号公報に
詳細があるため、ここでの説明は省略される。選択酸化
法を施した試料は次に活性領域部からシリコン窒化膜を
除去し、再度熱酸化処理して活性領域部に約１５００Ａ
のシリコン酸化膜１０４を形成する。
この薄いシリコン酸化膜１０４は絶縁ゲート膜と呼ばれ
る絶縁膜である。活性領域部は一部が第１図Ａに示すよ
うに厚さ１．５Ａ程度のフオトレジスト１０５で被覆さ
れ、このレジスト１０５および厚いシリコン酸化膜１０
３をマスクとして二重にイオン注入が施される。イオン
注入は初めに７０ＫｅＶで５×１び３肌‐２のドース量
のボロンが注入され、次に３０ＫｅＶで１び４狐‐２の
燐が注入される。イオン注入後の基体表面には高濃度の
Ｐ型領域１０６と、該Ｐ型領域の内部に含まれるＮ型領
域の内部に含まれるＮ型領域１０７が形成されている。
る絶縁膜である。活性領域部は一部が第１図Ａに示すよ
うに厚さ１．５Ａ程度のフオトレジスト１０５で被覆さ
れ、このレジスト１０５および厚いシリコン酸化膜１０
３をマスクとして二重にイオン注入が施される。イオン
注入は初めに７０ＫｅＶで５×１び３肌‐２のドース量
のボロンが注入され、次に３０ＫｅＶで１び４狐‐２の
燐が注入される。イオン注入後の基体表面には高濃度の
Ｐ型領域１０６と、該Ｐ型領域の内部に含まれるＮ型領
域の内部に含まれるＮ型領域１０７が形成されている。
これらの領域１０６，１０７はフオトレジストの同一関
孔からのイオン注入で薄いシリコン酸化膜１０４を通過
して活性領域中に選択形成される。薄いシリコン酸化膜
１０４の上面には次に容量素子の電極１０８とＭＩＳＴ
のゲート電極１０９とが選択的に形成される〔第１図Ｂ
〕。これらの電極１０８，１０９は０．４仏程度の多結
消晶シリコンを選択蝕刻して得られ、容量素子の電極１
０８はＮ型領域１０７とシリコン酸化膜１０４を介して
対向する。又、Ｐ型領域１０６およびＮ型領域１０７の
端部は電極１０８，１０９の間にある。電極１０８，１
０９はこれの電極間の活性領域部への燐導入のマスクと
して用いられる。
孔からのイオン注入で薄いシリコン酸化膜１０４を通過
して活性領域中に選択形成される。薄いシリコン酸化膜
１０４の上面には次に容量素子の電極１０８とＭＩＳＴ
のゲート電極１０９とが選択的に形成される〔第１図Ｂ
〕。これらの電極１０８，１０９は０．４仏程度の多結
消晶シリコンを選択蝕刻して得られ、容量素子の電極１
０８はＮ型領域１０７とシリコン酸化膜１０４を介して
対向する。又、Ｐ型領域１０６およびＮ型領域１０７の
端部は電極１０８，１０９の間にある。電極１０８，１
０９はこれの電極間の活性領域部への燐導入のマスクと
して用いられる。
燐導入は熱拡散法が好適であり、電極１０８，１０９お
よび厚いシリコン酸化膜１０３をマスクとして基体表面
に表面濃度１戊ｏ肌‐３で接合深さ１．５仏のＮ型領域
１１０，１１１を形成する〔第１図Ｃ〕。ここで電極１
０８，１０９の間のＮ型領域１１川まＭＩＳＴの一方の
出力領域であると共にＮ型領域１０７に結合する結合部
である。又、Ｎ型領域１１１はＭＩＳＴの他の出力領域
である。Ｎ型領域１ １０，１ １ １の形成の後に基
体表面には気相成長が施され、一様に厚さ０．５ム程度
のリンガラスを主成分とする層間絶縁膜１ １２が形成
される。而後、既知の写真蝕刻法を駆使して試料は第１
図Ｄに示すように、Ｎ型領域１１１の上面の関孔を通し
て層間絶縁膜１１２の上面を伸びるアルミニウムの電極
配線１１３が導出され、且つ基体１０１の裏面に基体バ
イアスを与える基体電極１１４が導電結合する。このよ
うに完成された試料は電極１０８とＮ型領域１０７との
間の容量と並列にＮ型領域１０７と基体電極１ １４と
の間にＰＮ接合による容量を有する。
よび厚いシリコン酸化膜１０３をマスクとして基体表面
に表面濃度１戊ｏ肌‐３で接合深さ１．５仏のＮ型領域
１１０，１１１を形成する〔第１図Ｃ〕。ここで電極１
０８，１０９の間のＮ型領域１１川まＭＩＳＴの一方の
出力領域であると共にＮ型領域１０７に結合する結合部
である。又、Ｎ型領域１１１はＭＩＳＴの他の出力領域
である。Ｎ型領域１ １０，１ １ １の形成の後に基
体表面には気相成長が施され、一様に厚さ０．５ム程度
のリンガラスを主成分とする層間絶縁膜１ １２が形成
される。而後、既知の写真蝕刻法を駆使して試料は第１
図Ｄに示すように、Ｎ型領域１１１の上面の関孔を通し
て層間絶縁膜１１２の上面を伸びるアルミニウムの電極
配線１１３が導出され、且つ基体１０１の裏面に基体バ
イアスを与える基体電極１１４が導電結合する。このよ
うに完成された試料は電極１０８とＮ型領域１０７との
間の容量と並列にＮ型領域１０７と基体電極１ １４と
の間にＰＮ接合による容量を有する。
このＰＮ接合の容量はＮ型領域１０７と高濃度のＰ型領
域１０６とのＰＮ接合容量であるため容量効果が大きい
。この実施例においてはシリコン酸化膜１０４を用いた
容量が約０．２×１０‐１５Ｆ／ｙ２であるのに対し、
ＰＮ接合容量はほぼ同容量の約０．２×１０‐１５Ｆ′
仏２である。これらの容量は基体表面に対して縦方向に
形成されるため、素子の占有面積が小さく且つ効率的な
容量素子を得る。第２図は上述の実施例の等価回路図で
ある。良Ｏち、この実施例は、ゲート電極がアドレス線
Ｗに接続し、出力領域の他方がディジット線に接続する
トランジスタＱと、一方の出力領域に負荷する絶縁膜を
用いた容量ＣｏとＰＮ接合容量Ｃｘから成る容量素子と
を含む。容量Ｃｏは表面の電極を電源の低電位端子ＧＮ
Ｄに接続し、ＰＮ接合容量Ｃｘは基体端子ＳＢを基体バ
イアス源に結合することにより共に直流電位に固定され
て、情報蓄積のための容量として効率の高い電荷蓄積を
行う。この図に１ビットのメモリセルを示したが、この
実施例は同一基体の表面に多数ビットのメモリセルを有
する集積回路である。以上この発明の一実施例を示した
が、この発明は実施例に示さない他の材料もしくは導電
型領域を用いても実現される。
域１０６とのＰＮ接合容量であるため容量効果が大きい
。この実施例においてはシリコン酸化膜１０４を用いた
容量が約０．２×１０‐１５Ｆ／ｙ２であるのに対し、
ＰＮ接合容量はほぼ同容量の約０．２×１０‐１５Ｆ′
仏２である。これらの容量は基体表面に対して縦方向に
形成されるため、素子の占有面積が小さく且つ効率的な
容量素子を得る。第２図は上述の実施例の等価回路図で
ある。良Ｏち、この実施例は、ゲート電極がアドレス線
Ｗに接続し、出力領域の他方がディジット線に接続する
トランジスタＱと、一方の出力領域に負荷する絶縁膜を
用いた容量ＣｏとＰＮ接合容量Ｃｘから成る容量素子と
を含む。容量Ｃｏは表面の電極を電源の低電位端子ＧＮ
Ｄに接続し、ＰＮ接合容量Ｃｘは基体端子ＳＢを基体バ
イアス源に結合することにより共に直流電位に固定され
て、情報蓄積のための容量として効率の高い電荷蓄積を
行う。この図に１ビットのメモリセルを示したが、この
実施例は同一基体の表面に多数ビットのメモリセルを有
する集積回路である。以上この発明の一実施例を示した
が、この発明は実施例に示さない他の材料もしくは導電
型領域を用いても実現される。
第１図Ａ〜第１図Ｄはこの発明の｝実施例の主要な製造
工程におけるそれぞれ断面図、第２図は第１図の実施例
の等価回路図である。 図中、１０１はＰ型シリコン単結晶基体、１０４は薄い
シリコン酸化膜、１０８は容量素子の電極、１０６は高
濃度のＰ型領域、１０７は容量素子を形成するＮ型領域
、１１０は容量素子とトランジスタとを結合するＮ型領
域である。第 １ 図 くＡ） 第１図（Ｂ） 髪 Ｊ 図（Ｃ） 第 １ 図（Ｄ） 多２■
工程におけるそれぞれ断面図、第２図は第１図の実施例
の等価回路図である。 図中、１０１はＰ型シリコン単結晶基体、１０４は薄い
シリコン酸化膜、１０８は容量素子の電極、１０６は高
濃度のＰ型領域、１０７は容量素子を形成するＮ型領域
、１１０は容量素子とトランジスタとを結合するＮ型領
域である。第 １ 図 くＡ） 第１図（Ｂ） 髪 Ｊ 図（Ｃ） 第 １ 図（Ｄ） 多２■
Claims (1)
- １ 一導電型の半導体基体の一主面に選択的に設けられ
た該半導体基体に一部埋設せる厚い絶縁膜と、該厚い絶
縁膜に隣接せる該半導体基体の活性領域とを具備し、該
活性領域に設けた、逆導電型領域およびゲート電極とを
有する絶縁ゲート型電界効果トランジスタ部と容量素子
部とをメモリセルとして備えた集積回路において、前記
活性領域の一主面に設けられ、前記トランジスタ部から
延在し前記厚い絶縁膜に側端部を接しかつ前記トランジ
スタ部の逆導電型領域より浅い逆導電型領域と該逆導電
型領域の底面に接し該トランジスタ部から延在し前記厚
い絶縁膜に側端部を接する前記半導体基体より高濃度の
一導電型領域とからＰＮ接合容量を構成し、該一主面上
に設けられ該トランジスタ部より延在し該厚い絶縁膜に
接する薄い絶縁膜と、該薄い絶縁膜上に設けられ該トラ
ンジスタ部より延在し該厚い絶縁膜上にいたる該トラン
ジスタの前記ゲート電極とは分離せる電極と、該ＰＮ接
合容量を構成する逆導電型領域とからＭＯＳ型容量を構
成し、前記ＰＮ接合容量および該ＭＯＳ型容量をもって
前記容量素子部としたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024791A JPS604595B2 (ja) | 1976-03-08 | 1976-03-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024791A JPS604595B2 (ja) | 1976-03-08 | 1976-03-08 | 集積回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56170618A Division JPS57141954A (en) | 1981-10-23 | 1981-10-23 | Manufacture of integrated circuit |
| JP56170619A Division JPS57141955A (en) | 1981-10-23 | 1981-10-23 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52107786A JPS52107786A (en) | 1977-09-09 |
| JPS604595B2 true JPS604595B2 (ja) | 1985-02-05 |
Family
ID=12147997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51024791A Expired JPS604595B2 (ja) | 1976-03-08 | 1976-03-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604595B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| US4163243A (en) * | 1977-09-30 | 1979-07-31 | Hewlett-Packard Company | One-transistor memory cell with enhanced capacitance |
| JPS6323346A (ja) * | 1987-04-20 | 1988-01-30 | Hitachi Ltd | 半導体記置装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826039A (ja) * | 1971-08-02 | 1973-04-05 | ||
| JPS4827643A (ja) * | 1971-08-12 | 1973-04-12 |
-
1976
- 1976-03-08 JP JP51024791A patent/JPS604595B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826039A (ja) * | 1971-08-02 | 1973-04-05 | ||
| JPS4827643A (ja) * | 1971-08-12 | 1973-04-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52107786A (en) | 1977-09-09 |
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