JPH0783058B2 - Ｄｒａｍセルおよびそのメモリセルアレイならびにその製作方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくにダ
イナミツク型読出し書込みメモリ、すなわちダイナミツ
クRAM（以下dRAMという）に係わるものである。

［従来の技術］ 大規模モノリシツクdRAMの開発は多くの問題を提起して
いるが、そのうちでももつとも重要なもののひとつは、
チツプ１個に集積するメモリセルの数を増大させるため
に個々のセルの寸法を縮小してもソフトエラーの発生率
が増大しないようにするには、どのようにすればようか
ということである。大規模dRAMはシリコンを主たる構成
材料として用いており、各メモリセルはソースがキヤパ
シタと、ドレーンがビツトラインと、ゲートがワードラ
インとそれぞれ接続された１個のMOS電界効果トランジ
スタを有するのがふつうである。このようなメモリセル
は上記キヤパシタに電荷を加えたときには論理１とな
り、加えないときには論理０となるように動作する。こ
の場合のキヤパシタは、薄い酸化物層により上層として
の電極層から分離される空乏層より基板と分離された反
転層により形成するのが、従来の方式であつた。しかし
ながら回路動作を安定に保持するためには、該キヤパシ
タの容量はこれを充分なS/N比を与えるような大きな値
とすることが必要となり、そのためには、基板内におけ
る当該キヤパシタの占有面積を大きくしなければならな
い。さらにこのようなMOSキヤパシタは、アルフア粒子
により基板中に生成される電荷や（5MeVのアルフア粒子
で200ヘムトクーロン（fC）以上の災害電子を生成する
可能性がある）、基板から侵入するノイズや、当該キヤ
パシタの全域にわたるPN接合リーク、および当該セル中
のMOS FETのサブスレシヨルドリーク等の影響を受けや
すい。dRAM1個にたくわえられる電荷は通常250fCであ
り、従つて電源電圧が5Vの場合、前記キパヤシタの容量
はこれを50fFとすることが必要で、電荷蓄積用の二酸化
物層の厚さが150Åの場合は、約20平方ミクロンのキヤ
パシタ領域が必要であつた。従来の２次元構造dRAMを用
いたメモリセルにおいては、これがセルの寸法上の最小
限度を規定するものであつた。

こうした問題に対するひとつの試みがジヨリイらの「再
結晶ポリシリコン中のダイナミツク RAMセル（4IEEE E
lec.Dev.Lett.8、1983）であり、これはアクセストラン
ジスタや電荷蓄積キヤパシタその他、セルの基本素子を
すべてシリコン基板上の酸化物層に被着したビーム再結
晶化ポリシリコン層内に形成しようというものである。
この場合、ビツトラインは再結晶化ポリシリコン層中に
含まれ、トランジスタをオンとすることにより電荷蓄積
領域に電荷が流入することとなる。電荷蓄積領域として
は上面、下面および三方を熱成長酸化物で囲まれた高不
純物濃度の再結晶化ポリシリコンを用いる。かくて得ら
れる電荷蓄積能力は、当該領域上下の電極が薄い酸化物
層により再結晶化ポリシリコン中の電荷蓄積領域と分離
されているため、同等の蓄積面積とした通常のキヤパシ
タの能力の約２倍となる。しかもこの電荷蓄積領域は、
下層の酸化物によつて該領域周辺の回路から基板中に注
入される電荷や、アルフア粒子その他ソフトエラーの原
因となる放射線等により基板中に入り込む電荷から隔離
されることとなる。さらにまた、ビツトラインの下方に
厚い酸化物層が存在し、かつ側壁酸化物のアイソレーシ
ヨンが完全であるため、ビツトラインの容量が減少する
ということもある。しかしながら、たとえ容量の通常の
ものの２倍としたとしても、セルのキヤパシタによる占
有面積を充分小さなものとすることは不可能である。さ
らにビームによる再結晶化により下層構造に障害をきた
すとともに、プロセス自体が単純かつ確立したものでな
いという欠点もある。

dRAMを小形化するもうひとつの試みは、キヤパシタのプ
レートを基板内部にまで延在させることである。このよ
うなキヤパシタはコルゲーテツド（波型）キヤパシタと
呼ばれ、H.スナミらの「メガビツトダイミツクMOSメモ
リ用コルゲーテツドキヤパシタセル（CCC）」（IEEE IE
DM Tech.Digest 806、1982）や、同じくH.スナミらの
「メガビツトダイミツクMOSメモリ用コルゲーテツドキ
ヤパシタセル（CCC）」（4 IEEE Elec.Dev.Lett.90、19
83）や、さらにはI.イトーらの「オンチップ電圧制限器
つき実験的1Mb DRAM」（1984 IEEE ISSCC Digest of
Tech.Pater 282）等にその記載がある。このコルゲーテ
ツドキヤパシタはシリコン基板の内部に2.5ミクロンの
深さまで延びており、これを製作するにはCVD二酸化シ
リコン膜マスクを用いて、通常のCCl₄による反応性スパ
ツタエツチ法によつてトレンチを形成した後、ウエツト
エツチを施すことによりドライエツチに起因する傷や汚
れを除く。かくてトレンチを形成した後、二酸化シリコ
ン／窒化シリコン／二酸化シリコンの３層からなる電荷
蓄積層をトレンチ壁部に形成し、しかる後該トレンチを
LPCVDポリシリコンにより充填して終りとする。このよ
うなコルゲーテツドキヤパシタは、容量を60fFとする３
×７ミクロンのセルの場合、通常のセルとくらべてその
容量は７倍以上であるという。

セルキヤパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであつて、たとえばE.アライによる「サブミクロンMO
S VLSIプロセス技術」（IEEE IEDM Tech.Digest 1、19
83）やK.ミネギシらによる「不純物導入フエーストレン
チキヤパシタセルを用いたサブミクロンダイナミツクRA
M技術」（IEEE IEDM Tech.Digest 319、1983）や、T.モ
リエらによる「メガビツト級MOS DRAMのためのデプリ
シヨントレンチキヤパシタ技術（4 IEEE Elec.Dev.Let
t.411、1983）等にその記載があるが、これらはいずれ
もキヤパシタのプレートを基板に平行とする代わりに、
基板のトレンチ壁部に形成することとした以外は、通常
のセルと同様の構成としたメモリセルについて述べたも
のである。このようなトレンチキヤパシタは、単に深い
トレンチを用いるだけで基板の単位面積あたりの容量を
大きくとることができるもので、上記３論文によれば次
のようにして製作される。すなわち、まず結晶方位（10
0）、Ｐ型、抵抗率４−５オームcmのシリコン基板に幅
0.4−1.0ミクロンのトレンチを形成したものを電子ビー
ム直接描画法により作成する。ついで約14ミリTorrの圧
力下でCBrF₃による反応性イオンエツチング（RIE）によ
つて深さ１−３ミクロンのトレンチを侵刻した後、硝
酸、酢酸、フツ化水素酸の混合液中でエツチ処理を施す
ことにより、トレンチ表面からRIE処理に起因する傷を
取り除く。次にPH₃/SiH₄/O₂ガスシステムを用いたCVDに
よりPSG（燐シリケートガラス）を蒸着してトレンチ表
面層中に燐を拡散させ、フツ化水素酸によりPSGをエツ
チ除去する。つづいてトレンチ表面上に150−500ÅのSi
O₂を乾燥酸素中で成長させるか、またはCVDによりSi₃N₄
を厚さ500Åに蒸着し、最後にLPCVDポリシリコンにより
トレンチを埋める。このようにトレンチ側壁の単位面積
あたりの容量は通常のキヤパシタの単位面積あたりの容
量に匹敵するものであり、従つてトレンチ深さを大きく
したキヤパシタは、基板の単位面積あたりの電荷蓄積面
積を増大させることとなつて、セルの基板面積の低減さ
せることが可能である。しかしながら、このようなトレ
ンチキヤパシタを用いたメモリセルにおけるセルトラン
ジスタは、当該キヤパシタに隣接する側壁の素材（バル
ク）中に形成されているものであるため、前述の第１の
方法におけるようにアイソレートはされない。

他方、トレンチを用いてアイソレーシヨンを行なうこと
も周知の技法であつて、その研究も広く行なわれてお
り、たとえばR.ラングによる「デイープトレンチアイソ
レーテツドCMOSデバイス」（IEEE IEDEM Tech.Digest 2
37、1982）や、K.チヤムらによる「トレンチCMOS技術に
おけるトレンチ反転の問題についての研究」（４ IEEE
Elec.Dev.Let.303、1983）や、A.ハヤサカらによる
「高速バイポーラVLSIのためのＵ型溝アイソレーシヨン
技法）（IEEE IEDEM Tech.Digest 62、1982）や、H.ゴ
トーらによる「高性能バイポーラメモリのためのアイソ
レーシヨン技法（IEEE IEDEM Tech.Digest 58、1982）
や、T.ヤマグチらによる「自己整合TiSi₂デイープトレ
ンチアイソレーシヨン技術を用いた高速ラツチアツプ解
消0.5ミクロンチヤンネルCMOS」（IEEE IEDEM Tech.Dig
est 522、1983）や、S.コーヤマらによる「CMOS技術の
方向」（IEEE IEDEM Tech.Digest 151、1983）や、K.チ
ヤムらによる「トレンチアイソレート型CMOS技術に関す
るトレンチ面問題の特徴づけおよび模式化」（IEEE IED
EM Tech.Digest 23、1983）等にその記載がある。これ
らに記載されたアイソレーシヨン用トレンチは、トレン
チ形成コンルゲーテツドキヤパシタの作成につきさきに
述べたと同様の方法で形成される。すなわち、パターン
形成（典型的には酸化物のマスクを用いて行なう）や、
CBrF₃、CCl₄、Cl₂H₂、CCl₄O₂等によるRIE処理や、浸刻
処理や、側壁部の熱酸化（LPCVDによる窒化物層形成を
ともなう）や、さらにはポリシリコンによる埋込み等の
処理手順を用いるものである。

しかしながら、これら従来のメモリセルはいずれも、こ
れが基板中に占める面積を最小限とするものではない。

［問題点を解決しようとするための手段］ 本発明は、基板から突出するポストの側壁上に電界効果
トランジスタおよびキヤパシタを形成し、各ポスト間の
間隙部に絶縁物質を充填することにより個々のセルを互
いに分離するとともに、前記間隙にはさらに前記ポスト
の基部近傍において半導体物質ないしは導体物質を充填
することにより、前記基板の延長部もしくはキヤパシタ
プレートの共通電極を形成させ、基板から遠い方のポス
ト端部の近傍においてワードラインとビツトラインとが
互いに交差するようにした１トランジスタ１キヤパシタ
型dRAMセルの構造、およびそのようなセルからなるアレ
イ、さらには該dRAMセルの製造方法を提供するもので、
このようなアレイおよびdRAMセルを製造するにあたつて
は、まずワードライン方向の分離間隔がビツトラインの
方向の分離よりも小さく、従つてトランジスタのゲート
部を形成する物質の被着層がワードライン方向の近傍で
は該ポスト部に当接するが、ビツトライン方向の近傍で
は当接しないようにポスト部のアレイを形成する工程を
含む。これによつてワードラインが作られる。

従つて基板中に占める面積を最小限とする問題を解決す
るようにしたものである。

［実施例］ 第１図は本発明によるdRAMセルの実施例としての１トラ
ンジスタ１キヤパシタ型セル構造を示すもので、その動
作態様は下記の通りである。すなわち、キヤパシタ12は
１ビツトの情報を表わす電荷を蓄える（たとえば電荷が
蓄積されてない状態は論理０を表わし、キヤパシタのプ
レート間電位５ボルトに対応する電荷量が蓄積された状
態は、論理１を表わすものとする）。この１ビツトの情
報は、ゲート16に接続されたワードライン14に電圧を印
加してトランジスタ18をオンとすることによりアクセス
される（読出し、あるいは新しいビツトの書込みを行な
う）。このトランジスタ18がオンとなることにより、キ
ヤパシタ12はビツトライン20と導通して、読出しまたは
書込みが行なわれる。基準電圧源10の電圧値はビツトラ
イン20に印加される高電圧および低電の平均値として選
定することにより、キヤパシタ12の絶縁体層の両側にか
かる電圧を最小限とする。その際、漏洩電流その他の原
因によるキヤパシタ12の蓄積電荷の消滅分を補償すべ
く、定期的に電荷のリフレツシユを行なう必要があり、
これがすなわちダイナミツクRAM（dRAM）なる名称の由
来である。

第２図は本発明によるdRAMセルの第１の実施例における
アレイのうち３ワード４ビツト分に相当する部分を示す
平面図で、ビツトライン20とこれらビツトライン20と交
差するワードライン14との各交点にメモリセル30（一般
に点線で示す）を形成させてなるものである。ただしワ
ードライン14は第２図においてビツトライン20の下方を
通るように形成されており、その様子は第３図にも図示
してある。

上記セル30は第２図において縦方向および横方向に延在
するトレンチの側壁に沿つて、基板内部に延びている。
すなわち各セル30は、基板28内のトレンチにより形成さ
れた基板の各ライン交差正方形ポスト部の断面の四周の
側壁上に形成されている。なお第２図において、縦方向
トレンチは横方向トレンチよりもこれを幅広としてあ
る。これは必ずしも必要ではないが、後述するようにワ
ードライン14の形成を単純化するのに役立つものであ
る。上記のように側壁面にセル30を配設することによ
り、セルキヤパシタ12の上方にセルトランジスタ18を積
層させて、アレイ形成面のセル集積度を際とすることが
可能となる。すなわち、いま仮にビツトラインの線幅を
1.0ミクロンとしてその間の間隔を1.0ミクロンとし、か
つワードライン14の線幅を2.0ミクロン（トレンチの側
壁上の厚みを0.25ミクロンとすることにより1.5ミクロ
ン平方のポスト部28を形成する）として、その間の間隔
を0.25ミクロンとすると、セルの占める面積は4.5平方
ミクロンとなる。

第３図は第２図の線３−３に沿う２個のセル30,30′の
断面図である。（これらセル30,30′は互いに同等の構
成としてあるので、以下セル30についてのみ説明し、第
３図にはセル30′のキヤパシタ、トランジスタ、ポスト
部をそれぞれ12′,18′,28′で示してある。）しかして
上記セル30はＰ＋型ポリシリコンのワードライン14と、
タングステンのビツトライン20と、Ｐ型シリコン基板32
の一部たる基板ポスト部28と、キヤパシタの絶縁酸化物
層46と、上記基板ポスト部28に反転層として形成したキ
ヤパシタ電極領域48と、基準電圧源10（第１図）に接続
するＰ＋型ポリシリコンキヤパシタ電極部36（このキヤ
パシタ電極部36は前記トレンチの下部空間を充たすこと
により、個々のポスト部28すべての四周を取り囲む、全
体的に一体の格子構造を形成するものであり、必要に応
じてセル30のアレイ周辺部で上記基準電圧源10と接続さ
れる）と、絶縁酸化物層47と、Ｐ＋型チヤンネルストツ
プ領域49と、絶縁ゲート酸化物層56と、Ｎ＋型ドレーン
領域（エピ層）26と、絶縁酸化物層40,42,44とからなる
ものである。

このように構成したセル30のトランジスタ18は、前記キ
ヤパシタ電極領域48の像部によりソール領域を、前記Ｎ
＋型ドレーン領域26によりドレーンを、前記ワードライ
ン14によりゲートを、前記ポスト部28の表面領域58によ
りチヤンネルを前記絶縁ゲート酸化物層56によりゲート
酸化物層を、それぞれ形成している。かくてこのトラン
ジスタ18は単結晶のチヤンネル領域をもつこととなつ
て、縦方向延在構成としてあるのにもかかわらず良好な
特性を示す。このチヤンネル領域および上記キヤパシタ
12は、キヤパシタ電極48により取り囲まれたポスト部28
の細い立上り部によつても基板形成材料からある程度ア
イソレートされており、このアイソレーシヨン効果によ
り、アルフア粒子が崩壊することなくキヤパシタ12およ
び基板32内部に侵入するのに必要な角度範囲が狭くなつ
て衝突する確率が低くなるため、アルフア粒子の衝突に
起因するソフトエラーの発生を制限する利点が得られ
る。また隣り合う個々のセル間に酸化物層46とポリシリ
コン層36が介在するため、これら相隣るセルのキヤパシ
タ12にアルフア粒子が侵入することによりこれらのセル
が短絡することもなくなる。なお上記のような寸法関係
とした場合は、前記トランジスタ18のチヤンネル領域の
幅は（上記ポスト部28の外周で）４ミクロンとなり、以
下の記載ではチヤンネル領域の長さはこれを１ミクロン
として説明する。

前記セル30のキヤパシタ12は酸化物層46に対抗配置され
た電極48に信号電荷を貯え、これら信号電荷は前記ポス
ト部28を取り囲むスリーブ状の領域に分布することとな
る。従つてこれらの信号電荷は、前記酸化物層47および
Ｐ＋チヤンネルストツプ領域49により、相隣るセル内の
信号電荷からアイソレートされるとともに、上述のよう
にポスト部28の上記立上り部により、基板32からもある
程度アイソレートされる。このアイソレーシヨンによ
り、クロストークノイズやアルフア粒子による混乱（ソ
フトエラー）の発生が制限される。なお、上記トランジ
スタ18がポスト部28上で垂直方向に占める長さが１ミク
ロン（チヤンネル長さか１ミクロン）で、該ポスト部28
の高さが６ミクロンである場合には、前記キヤパシタ12
の電極面積は約30平方ミクロン（四周の側壁部のそれぞ
れで縦が５ミクロン、幅が1.5ミクロン）となる。さら
に、ポリシリコン領域36を前記基準電圧源10（ビツトラ
イン20の高電圧と低電圧の平均値に等しい電圧の供給
源）に接続することにより、絶縁層46のピーク電圧値が
ビツトライン20に印加される電圧の上下幅の２分の１に
限定される。いま代表的な電源電圧Vddを５ボルトとし
たとき、セル30の個々の構成要素は基板に対してほぼ次
のようにバイアスされる。すなわち、ビツトライン20お
よびドレーン領域26は０ボルトとVddボルトとの間で電
圧が上下して論理０および論理１を表わし、ワードライ
ン14は０ボルトとVddボルトとの間で電圧が上下してト
ランジスタをオフ状態およびオン状態とし、ポリシリコ
ン領域36は1/2Vddボルトに設定され、さらに電極48は０
ボルトとVddボルトとの間で電圧が上下する。

つぎに上記構成のメモリセル30の製作方法の第１の実施
例につき説明するが、この説明を通して該メモリセル30
の寸法上および材料上の特徴についても明らかにする。

（ａ） 結晶方位を（100）とする抵抗率１ないし２オ
ームcm以下のＰ型プレーナ基板32に深さ0.25ミクロンと
なるようにヒ素を注入してＰ＋型エピ層26を形成する。
ついでこのエピ層26上に厚み8,000ÅのLPCVD（減圧化学
蒸着）酸化物層27を被着してパターン化した後エツチ処
理することにより、断面が1.5ミクロン×1.5ミクロン
で、基板32の面内における一方の方向に0.5ミクロン、
他の方向に0.75ミクロン間隔で分離された正方形のフツ
トプリントを有するポスト部28形成用マスクを画定す
る。ついでこのLPCVD酸化物層27をマスクとして用いてH
ClによるRIE（反応性イオンエツチング）を行なうこと
により、深さが1.5ミクロンとなるようにポスト部28を
形成し、2000ÅのLPCVD酸化物層29を被着して側壁を保
護した後、異方性エツチ処理により水平面上の部分を除
去する。これらのポスト部28には、さらに酸化物層27を
マスクとして用いてHClによるRIEを施すことにより、最
終的に深さ6.0ミクロンとして該ポスト部28を完成させ
る。かくて得られた構造の断面図を第4A図に、平面図を
第4B図にそれぞれ示す。

（ｂ） 次に、前記ポスト部28の間およびその周囲のエ
ツチ除去領域の底面にボロンイオンを注入することによ
りチヤンネルストツプを形成する。この注入層は浅く形
成するため、注入物質が酸化物層27に侵入することはな
い。ついで酸化物層27,29を除去し、1000℃でアニール
処理および酸化物の成長を行なわせた後、該酸化物層を
除去することにより、上記RIE処理に起因するきずや汚
れ等を取り除く。このようにして酸化物層を除去した後
の断面構造を第５図に示す。

（ｃ） つづいて厚みが200Åの酸化物層46を900℃で水
蒸気の雰囲気中で成長させることにより、キヤパシタ12
の絶縁層を形成する。なおこの場合、該酸化物層は前記
領域49の不純物濃度が比較的高くしてあるため、酸化物
層47の厚みは200Å以上となつて、前記ポリシリコン層3
6下部に反転層が形成されるのが防止され、隣るセルの
電極48間で短絡を生ずることがなくなる点に注意してほ
しい。第６図参照。

（ｄ） 次に高不純物濃度のポリシリコン層326をLPCVD
法により厚みが5,000Åとなるように、コンフオーマル
に、すなわち下層の起伏形状に従うように被着する。な
おこの5,000Åという厚みポスト部28間の空隙を充填す
るのに充分な厚みである。つづいて前記ポリシリコン層
36を、該ポスト部28の上面から1.0ミクロン下方にまで
エツチバツクする。このエツチ停止点はさして重要なも
のではなく、該停止点が不正確であつてもトランジスタ
の特性、たとえばそのチヤンネル長さに影響が及ぶにす
ぎない。第７図参照。

（ｅ） 次に前記酸化物層46の露出部を例えば四フツ化
シリコン（SiF₄）による等方性プラズマエツチ等により
除去した後、ゲート酸化物層56を厚みが150Åとなるよ
うにポスト部28上で成長させる。この酸化物層56が成長
されるのにともなつて、前記ポリシリコン層36上に酸化
物層40が、また前記領域26上に酸化物がそれぞれ形成さ
れる。なおこの場合、該酸化物層40は前記ポリシリコン
領域36の不純物濃度が比較的高くしてあるため、その厚
みは150Åよりもかなり大きくなる。つづいてＮ＋型ポ
リシリコン層14をLPCVD法により厚みが3,000Åとなるよ
うに、下層の起伏形状に従つて被着する。この厚みは、
該ｎ＋型ポリシリコン層14によりポスト部28間における
前記0.5ミクロンの空隙（すなわち第4B図における縦方
向間隔）を満たすのに十分な厚みであるが、ポスト部28
間における前記0.75ミクロンの空隙（すなわち第4B図に
おける横方向間隔）を満たすのには十分でない。かくて
得られた構造を該0.75ミクロンの間隔方向に沿つて示し
たものが第８図である。

（ｆ） ついでポリシリコン層14に異方性プラズマエツ
チ処理を行なつて該ポリシリコン14の水平部を除去し、
ポスト部28側壁上のポリシリコン層14が前記0.75ミクロ
方向に隣接するポスト部28上のポリシリコン層14から分
離され、しかも前記0.5ミクロン方向に隣接するポスト
部28上のポリシリコン層14と接続状態を維持するように
残して、ワードライン14が形成されることとなる。第9A
図および第9B図はこのようにして得られた0.75ミクロン
方向および0.5ミクロン方向の構造を示すものである。

（ｇ） ついでLPCVD法により厚み5,000Åの酸化物層を
下層の起伏に従つて被着する。これにより相隣るワード
ライン14および酸化物層44間に酸化物層42を形成して、
ビツトライン20が絶縁されることとなる。最後に酸化物
層44をパターン化してエツチすることにより、Ｎ＋型領
域26に達するコンタクトホール45を開口させ、しかる後
タングステン層を厚み5,000Åとなるように被着してパ
ターン化、エツチ処理することにより、ビツトライン20
を形成する。第３図はこのようにして完成したセル30を
示したものである。

次に本発明によるメモリセルの第２の実施例につき説明
する。この第２の実施例が前述の第１の実施例と異なる
主たる相違点は、個々のポスト部間にあつてキヤパシタ
12の電極部をそれぞれ形成するポリシリコン領域を基板
32と直接結合させたことにあり、これにより効果的に前
記基準電圧源10（第１図）が基板32に対して接地レベル
となる。第10図は第３図と同様、セル130,130′を示す
断面図で、前述のセル30の場合と同じ符号はそれぞれ同
等の構成要素を示すものである。図示のセル130はＰ＋
ポリシリコンのワードライン14と、アルミニウムのビツ
トライン20と、Ｐ型シリコン基板32の一部たる基板ポス
ト部128と（このポスト部128は前述のセル30におけるポ
スト部28とは対照的に、その上部の断面積が下部の断面
積よりも小さくなつており、このためセル30にくらべて
ワードライン14を形成するのに使用可能の余地が大きく
なつて、より緊密な集積が可能となる）、キヤパシタの
絶縁酸化物層46と、Ｎ＋型キヤパシタ電極領域148と、
基板32に結合するＰ型ポリシリコンキヤパシタ電極部13
6と、ゲート酸化物層56と、Ｎ＋型ドレーン領域26と、
絶縁酸化物層40,42,44とからなるものである。

このように構成したセル130のトランジスタ18は、前記
キヤパシタ電極領域148の上部によりソース領域を、前
記Ｎ＋型ドレーン量入26によりドレーンを、前記ワード
ライン14によりゲートを、前記ポスト部128の表面領域1
58によりチヤンネルを、前記絶縁ゲート酸化物層56によ
りゲート酸化物層を、それぞれ形成している。かくてこ
のトランジスタ18は前記セル30のトランジスタ18と同等
の特性をもつこととなる。

一方、前記セル130のキヤパシタ12は酸化物層46に対抗
配置された電極148と、この電極領域148と前記ポスト部
128との間の逆バイアスされた接合部信号電荷を貯え、
従つてこれらの信号電荷も前記セル30の場合と同様、あ
る程度アイソレートされることとなる。

つぎに上記構成のメモリセル130の製作方法を本発明に
よる方法の第２の実施例につき説明するが、この説明を
通して該メモリセル130の寸法上および材料上の特徴に
ついても明らかにする。

ａ） 結晶方位を（100）とする抵抗率１ないし２オー
ムcm以下のＰ型プレーナ基板32に深さ0.25ミクロンとな
るようにヒ素を注入してＰ＋型エピ層26を形成する。つ
いでこのエピ層26上に厚み8,000ÅのLPCVD酸化物層27を
被着してパターン化した後エツチ処理することにより、
断面が1.0ミクロン×1.0ミクロンで、基板32の面内にお
ける一方の方向に0.5ミクロン、他の方向に0.75ミクロ
ンの間隔でそれぞれ分離された正方形のフツトプリント
を有するポスト部128形成用マスクを画定する。ついで
この酸化物層27をマスクとして用いてHClによるRIEを行
なうことににより、深さが1.5ミクロンとなるようにポ
スト部128を形成し、厚みが0.15ミクロンとなるように
保護酸化物層を下層の起伏に従つて被着して側壁を保護
した後、該保護酸化物層29に異方性エツチ処理を施して
基板32を露出させる。つづいて前記酸化物層27およびこ
の保護酸化物層をマスクとして用いてさらにHClによるR
IEを行なうことにより、深さが6.0ミクロンとなるよう
にポスト部128を形成する。このようにして形成したポ
スト部128の下部は、該ポスト部の断面が1.0ミクロン×
1.0ミクロンの部分の垂直側壁部上にさらに厚みが0.15
ミクロンの酸化物層が形成されるため、1.3ミクロン×
1.3ミクロンの正方形のフツトプリントを有することと
なる。かくてPOCl₃を850℃で拡散させることにより、ポ
スト部128の下部および基板32の露出部に不純物を導入
する。ついでLPCVD保護酸化物層を被着して異方性エツ
チ処理を施すことにより基板32を露出させ、この保護酸
化物層等をマスクとして用いてRIEを施すことにより、
さらに0.25ミクロン掘り下げて基板32の不純物導入部を
除去してキヤパシタの電極148を形成し、しかる後、酸
化物層を除去する。かくて２段階に分けて形成されたポ
スト部128の平面図を第11図に示す。この第11図におい
て、128Aはポスト部128の上部の外周面を、また128Bは
該ポスト部の下部の外周面をそれぞれ示すものである。

（ｂ） 次にアニール処理および酸化物の成長を行なわ
せた後、該酸化物層を除去することにより、上記RIE処
理に起因するきずや汚れ等を取り除く。つづいて厚み20
0Åの酸化物層46を成長させることにより、キヤパシタ1
2の絶縁層を形成する。さらに低圧SiF₄等による異方性
酸化物プラズマエツチを行なつて、ポスト部128間の酸
化物層46の一部（基板32の面に対して水平な部分）を除
去する。この場合、該酸化物層は厚みが小さいため当該
エツチ処理は浅いエツチであり、ポスト部128の側壁上
の酸化物層の一部を害うことはない。次に高不純物濃度
のポリシリコン層136をLPCVD法により厚みが4,000Åと
なるように、下層の起伏形状に従つて被着する。この4,
000Åという厚みはポスト部128の下部間の空隙を充填す
るのに十分な厚みであり、かくて基板32との接続部を形
成する。ついで前記ポリシリコン層136を前記領域148の
上面から下方に（すなわちポスト部128の肩部下方にま
で）エツチバツクする。このエツチ停止点はさして重要
なものではなく、該停止点が不正確であつてもトランジ
スタの特性、たとえばそのゲート、ソース間の容量に影
響が及ぶにすぎない。

（ｃ） 次に前記酸化物層46の露出部を例えばSiF₄によ
り等方性プラズマエツチ等により除去した後、ゲート酸
化物層56を厚みが150Åとなるように、ポスト部128の上
部に成長させる。この酸化物層56が成長されるのにとも
なつて、前記ポリシリコン層36上に酸化物層40が、また
前記領域26上に酸化物がそれぞれ形成される。つづいて
Ｎ＋型ポリシリコン層14をLPCVD法により厚みが3,000Å
となるように、下層の起伏形状に従つて被着する。なお
この厚みは、該ポリシリコン層14によりポスト部28の上
部間における前記0.50ミクロンの空隙（すなわち第11図
における縦方向間隔）を満たすのに十分な厚みである
が、前記0.75ミクロンの空隙（すなわち第11図における
横方向間隔）を満たすのには十分でない。

（ｄ） 前記ポリシリコン層14に異方性プラズマエツチ
処理および0.25ミクロンのオーバーエツチ処理を行なつ
て該ポリシリコンの水平部を除去し、ポスト部128上部
の側壁上のポリシリコン層14のうち上部の0.25ミクロン
の部分以外の部分を残してこれが前記0.75ミクロン方向
に隣接するポスト部128上のポリシリコン層14からは絶
縁され、しかも前記0.5ミクロン方向に隣接するポスト
部28上のポリシリコン層14とは接続状態を維持するよう
にし、かくてワードライン14が形成されることとなる。

（ｅ）ついでLPCVD法により厚み5,000Åの酸化物層を下
層の起伏に従つて被着する。これにより相隣るワードラ
イン14および酸化物層44間に酸化物層42を形成して、ビ
ツトライン20が絶縁されることとなる。最後に酸化物層
44をプレーナ化してＮ＋型領域26に達するまでエツチし
た後、アルミニウム層を厚み5,000Åとなるように被着
して、パターン化、かつエツチ処理することにより、ビ
ツトライン20を形成する。第10図はこのようにして完成
したセル130を示したものである。

以上本発明によるセルやアレイ、およびその製作方法の
実施例につき説明してきたが、トレンチによつて互いに
分割された個々のセルのキヤパシタによる信号電荷の蓄
積やトランジスタのオンオフ機能が阻害されない限り、
記載の実施例はこれをいろいろに変形することが可能で
ある。そのような変形例としては、たとえば下記のよう
なものがある。

すなわちまず、ポスト部は必ずしもそのフツトプリント
を正方形とする必要はなく、その断面形状としてはこれ
を円形、六角形、任意の凸形等各種適宜の形状とするこ
とが可能である。同様にポスト部は必ずしもこれを垂直
とする必要はなく、たとえば側壁の一部を横方向に膨ま
せたり、全体的にテーパ状としたり、段差を有するもの
としたり、あるいはその他の斜面としたりする等、形成
可能のものならばどのような形状としてもよい。またこ
れらポスト部の各種形状や側壁部の各種構成に加えて、
基板上のポスト部の配列はこれを記載の実施例における
ように行方向および列方向に配列するほかに、極端な場
合にはこれを無作為に分散させる等、他に各種の配列パ
ターンを用いるようにしてもよい。こうした各種のポス
ト部配列は、プロセス上の便宜を考慮し、あるいは基板
上に上記以外のデバイスを用いるような場合に必要とな
るものである。またワードラインは、ビツトラインの上
方でワードラインに垂直方向に結合させたり、あるいは
個々のポスト部を画定するトレンチにラインを形成する
こと等により、該ワードラインをトランジスタのゲート
と分離して形成するようにしてもよい。さらにポスト部
の各種寸法（深さや断面積、直径等）もこれをいろいろ
に変更することが可能であるが、ただし実際にはこれら
は要求される容量や、プロセスを好便に行なうための条
件、基板の占有面積等を考慮した妥協値として選定され
る。この場合要求される容量値は、リフレツシユタイム
やトランジスタの漏洩電流、電源電圧、ソフトエラーに
対する余裕度、キヤパシタの漏洩電流等により定まるも
のであることは言うまでもない。さらに前記第１および
第２の実施例の各工程上の特徴はこれを互いに混用し
て、例えば第２の実施例においてワードラインのオーバ
ーエツチングを行なうことにより平坦なビツトラインが
ポスト部の上面に接触させたり、あるいはポスト部を２
段構造としたが、これを第１の実施例のキヤパシタの基
準電圧側電極に用いることも可能である。

さらに前記キヤパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを各種の雰囲気中における熱成長法
や、LPCVD法やプラズマ法による蒸着等を用いて形成す
ることができる。さらにこの絶縁層の厚みは、要求され
る容量や、降伏電圧値、絶縁体の信頼性、プロセスを好
便に行なうための条件等を考慮した妥協値として選定さ
れるが、この値も広い範囲にわたつてこれを変更するこ
どかできる。なお、セルおよびアレイをシリコン以外の
半導体物質（たとえばカリウムひ素、アルミニウムガリ
ウムひ素、テルル化水銀カドミウム、ゲルマニウム、燐
化インジウム等）とする場合は、当該キヤパシタの絶縁
層もこれにそれぞれ準ずる物質とすることとする。また
ポリシリコンの代りに再結晶アモルフアスシリコンを使
用することも可能であり、その場合の再結晶化はエネル
ギービーム法またはアニーリング等によつて行なうよう
にしてもよい。さらに高濃度ポリシリコンによるキヤパ
シタ電極はこれをＰ＋型またはＮ＋型ポリシリコン、あ
るいはその他の導電性物質としてもよい。

さらに前記トランジスタはそのスレシヨルド電圧を調節
する（このためには例えば記載の実施例の場合、ゲート
酸化物層を成長させる直前に浅い拡散またはイオン注入
を行なう）ことにより、該トランジスタをいろいろのス
レシヨルド電圧で動作しうるように形成させることが可
能であり、またそのようなトランジスタはこれをＰチヤ
ンネル型デバイスとしてもＮチヤンネル型デバイスとし
てもよく、あるいは反転モードで動作するようにしても
蓄積モードで動作するようにしてもよい。さらにこのト
ランジスタはその不純物濃度レベルや不純物源として用
いる物質はこれらを各種変更して、当該トランジスタの
特性を変更させることができる。ただしトランジスタの
チヤンネル長およびチヤンネル幅はこれを広範囲で変化
させることができ、チヤンネル幅はほぼポスト部の外周
寸法により定まる。

さらに本発明によるセルはこれを記載の実施例のような
アレイのほかに各種のアレイに適用することが可能であ
る。

［発明の効果］ 以上のように、本発明はdRAMセルおよびこれらセルから
なるアレイ、ならびに該セルおよびアレイの製作方法を
提供するもので、これらセルは基板から突出するポスト
28,128の側壁上に形成され、ワードライン14およびビツ
トライン20を行および列方向に配設してなるものであ
る。このセルは１トランジスタ１キヤパシタセルであつ
て、トランジスタはこれを電界効果トランジスタとして
その電流の流れる方向がビツトラインから垂直に電荷蓄
積キヤパシタに向かうようにこれを形成する。基板32は
シリコンとし、上記トランジスタのゲートを形成する物
質はこれを十分に厚く蒸着することにより、相燐るゲー
トが互いに接触してワードラインを形成するようにす
る。

かくて本発明によるセルや、これらセルを用いて構成さ
れるアレイ、さらに該セルを製作する方法は、セルによ
る基板の占有面積が小さく、標準的なプロセス技法を用
いて製作することができ、蓄積電荷やトランジスタのチ
ヤンネルが基板からある程度絶縁され、トランジスタの
特性が良好で、セル自体の特性にも例えばキヤパシタの
基準電圧側電極に非接地接続部を用いることが可能であ
る等、フレキシビリテイに富むものであるなど各種の効
果がある。こうした効果により、セルの集積度を高め、
ノイズやアルフア粒子（ソフトエラー）に対する余裕度
を向上させ、さらにプロセスフローの経済性を高める等
の利点が得られることとなる。

以上の説明に関連してさらに以下の項を開示する。

（１） 実質的にプレーナ構造をもつ半導体基板に形成
したメモリセルにおいて、 （ａ）前記基板上に形成したポストの側壁に形成したキ
ヤパシタと、 （ｂ）該側壁上に形成した電界効果トランジスタとから
なることを特徴とするメモリセル。

（２）（ａ）前記キヤパシタはこれを主として前記ポス
ト部の基部に形成し、 （ｂ）前記トランジスタのチヤンネル領域はこれを主と
して前記基部から遠いポスト部に形成するとともに、そ
のチヤンネルの伝導方向が前記ポスト部の軸方向に実質
的に沿うようにした第１項に記載のメモリセル。

（３）（ａ）前記ポスト部は前記基板に対して実質的に
垂直の側壁を有し、これらの側壁を１個またはそれ以上
のセグメントに配列してこれらセグメントを水平方向に
おいて互いにずらせるようにした第２項に記載のメモリ
セル。

（４）（ａ）前記キヤパシタは前記側壁の１領域により
形成した第１の電極と、この領域上の層により形成した
絶縁層と、前記絶縁層と隣接するようにして前記基板に
被着した第２の電極からなり、 （ｂ）前記トランジスタのゲートは前記ポスト部および
前記半導体物質上に被着しかつこれらから絶縁した導電
性物質からなることとした第２項に記載のメモリセル。

（５）（ａ）前記キヤパシタは前記側壁の１領域により
形成した第１の電極と、この領域上の層により形成した
絶縁層と、前記絶縁層上に被着しかつ前記基板から絶縁
した第１の導電性物質により形成した第２の電極とから
なり、 （ｂ）前記トランジスタのゲートは前記ポスト部および
前記第１の導電性物質上に被着しかつこれから絶縁した
第２の導電性物質からなることとした第２項に記載のメ
モリセル。

（６）（ａ）前記トランジスタのチヤンネルおよび前記
トランジスタのゲートはいずれも前記ポスト部を取り囲
むようにこれを形成した第２項に記載のメモリセル。

（７） 実質的にプレーナ構造をもつ基板に形成したメ
モリセルにおいて、 （ａ）前記基板上に形成した複数本の平行な第１の導電
ラインと、 （ｂ）前記第１の導電ラインと交叉しかつこれから絶縁
した複数本の平行な第２の導電ラインと、 （ｃ）前記交差点のそれぞれに形成した複数のセルとか
らなり、これらセルの各々は、（ｉ）前記交差点の各々
において前記基板上の側壁に位置し、 （ii）さらに各セルは前記基板の前記基板の近傍におけ
る側壁の一部に形成したキャパシタと、 （iii）ソースが前記キヤパシタの両電極の一方と接続
され、ゲートが前記第２の導電ラインのうちの１本と接
続され、前記電極の他方の電極が前記基板と接続された
電界効果トランジスタを有するようにしたことを特徴と
するメモリセルアレイ。

（８）（ａ）前記ポスト部上において前記トランジスタ
のゲートは第１の方向で前記ワードラインと当接して該
第１の方向に該ワードラインを形成するようにした第７
項に記載のメモリセルアレイ。

（９）（ａ）前記ビツトラインは前記基板に対して前記
ポスト部の上面上方に位置して該ポスト部上面に結合す
る垂直の結合部を介して前記トランジスタと接続するよ
うにした第８項に記載のメモリセルアレイ。

（10） 前記キヤパシタは前記側壁中に形成して前記ポ
スト部を取り囲むようにした第１の電極と、該ポスト部
の周辺に被着されて前記基板と結合した第２の電極とを
有することとした第８項に記載のメモリセルアレイ。

（11） 半導体基板に形成したトレンチメモリセルに１
トランジスタ１キヤパシタを製作する方法において、 （ａ）前記基板から突出し、前記基板形成物質と同一の
物質で形成されかつ前記ポスト部のうち該基板に隣接す
る部分および該基板と離れた部分において不純物の導入
により該基板の導電型と逆の導電型としたポスト部を形
成する工程と、 （ｂ）前記基板に隣接する不純物導入部分上に絶縁層を
形成した後、該絶縁層上に前記基板の導電型と同一の導
電型に不純物を導入した半導体物質を被着して前記基板
と結合させることにより、前記ポスト部の基部にキヤパ
シタを形成する工程と、 （ｃ）前記不純物導入部間において前記ポスト部上にゲ
ート絶縁層を被着した後、該ゲート絶縁層上に導電性ゲ
ート材料を被着することにより、前記ポスト部のうち前
記基板から遠い方の部分にトランジスタを形成するよう
にしたことを特徴とする１トランジスタ１キヤパシタ製
作方法。

（12）（ａ）前記導電性ゲート材料はこれを十分厚く被
着することにより、前記基板上の第１の方向において隣
接するポスト部の対応する導電性ゲート材料と結合させ
て接触側の導電性ゲート材料からワードラインを形成す
る一方、前記導電性ゲート材料はこれを十分厚く被着す
ることにより前記第１の方向と異る方向において隣接す
るポスト部の対応する導電性ゲート材料とは結合しない
ようにした第11項に記載の１トランジスタ１キヤパシタ
製作方法。

【図面の簡単な説明】

第１図は本発明によるdRAMセルの等価回路を示す概略
図、第２図は該セルを用いたセルアレイのうち３ワード
４ビツト分に相当する部分を示す平面図、第３図は本発
明によるdRAMセルの第１の実施例を構成する一対のセル
を示す断面図、第4A図および第4B図はこの第１の実施例
によるdRAMを本発明によるセル製作方法の第１の実施例
により製作する場合の最初の工程を示す断面図、第５図
は第4A図および第4B図に示す工程に引き続く工程を示す
断面図、第６図は第５図に示す工程に引き続く工程を示
す断面図、第７図は第６図に示す工程に引き続く工程を
示す断面図、第８図は第７図に示す工程に引き続く工程
を示す断面図、第9A図および第9B図は第８図に示す工程
に引き続く工程を示す断面図、第10図は本発明によるdR
AMセルの第２の実施例を構成する一対のセルを示す断面
図、第11図は該セルを用いたセルアレイを示す平面図で
ある。 10……基準電圧源、 12……キヤパシタ、 14……ワードライン、 16……ゲート、 18……トランジスタ、 20……ビツトライン、 26……ドレーン領域（エピ層）、 28,128……ポスト部、 30,30′,130,130′……メモリセル、 32……基板、 36,48,136,148……キヤパシタの電極、 40,42,44……絶縁酸化物層、 44……チヤンネル、 46……キヤパシタの絶縁酸化物層、 56……ゲート酸化物層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】実質的にプレーナ構造をもつ半導体基板中
   のメモリセルであって、 （ａ） 前記基板上のポストの側壁に形成したキャパシ
   タを有し、この側壁は、その側壁の全表面に渡って、上
   記基板の表面に対して、実質上垂直であり、かつ （ｂ） 上記側壁上に形成した電界効果トランジスタを
   有する、ことを特徴とするメモリセル。
2. 【請求項２】実質的にプレーナ構造をもつ基板中のメモ
   リセルであって、 （ａ） 前記基板上の複数本の平行な第１の導電ライン
   を有し、かつ （ｂ） 前記第１の導電ラインと交叉しかつこれから絶
   縁された複数本の平行な第２の導電ラインを有し、かつ （ｃ） 前記交叉点のそれぞれに形成した複数のセルを
   有し、これらセルの各各は、（ｉ）前記交叉点の各々に
   おいて前記基板上のポストの側壁に位置しており、この
   側壁は、その側壁の全表面に渡って、上記基板の表面に
   対して、実質上垂直であり、（ii）さらに各セルは前記
   基板の近傍における前記側壁の一部に形成したキャパシ
   タを有し、（iii）さらに各セルは電界効果トランジス
   タを有し、このトランジスタのソースは前記キャパシタ
   の電極の一方と接続され、ゲートは前記第２の導電ライ
   ンのうちの１本と接続され、前記キャパシタの他方の電
   極は前記基板と接続されている、ことを特徴とするメモ
   リセルアレイ。
3. 【請求項３】半導体基板中のトレンチメモリセルに１ト
   ランジスタ１キャパシタを製作する方法において、 （ａ） 前記基板から突出し、前記基板形成物質と同一
   の物質のポストを形成し、上記ポストは側壁を有し、こ
   の側壁は、その側壁の全表面に渡って、上記基板の上記
   表面に対して、実質上垂直であり、かつこの側壁は、基
   板に隣接する部分および前記基板と離れた部分に前記基
   板の導電型と逆の導電型の拡散領域を有し、 （ｂ） 前記基板に隣接する前記拡散領域上に絶縁層を
   形成した後、該絶縁層上に前記基板の導電型と同一の導
   電型に不純物を導入した半導体物質を被着して前記基板
   と結合させることにより、前記ポストの基部にキャパシ
   タを形成し、 （ｃ） 前記拡散領域と拡散領域の間において前記ポス
   ト上にゲート絶縁層を被着した後、該ゲート絶縁層上に
   導電性ゲート材料を被着することにより、前記ポストの
   前記基板から遠い方の部分にトランジスタを形成する ことを特徴とする１トランジスタ１キャパシタ製作方
   法。