KR100338462B1 - 자기증폭다이나믹mos트랜지스터메모리셀을포함하는장치제조방법 - Google Patents

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Abstract

자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조하는 방법.
각각 선택 트랜지스터, 메모리 트랜지스터 및 다이오드 구조를 구비하는 자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조하기 위해, 상기 선택 트랜지스터와 메모리 트랜지스터는 공통 노드 점을 통해 직렬로 접속되고, 상기 다이오드 구조는 공통 노드 점과 메모리 트랜지스터의 게이트 전극(10) 사이에 접속되고, 상기 선택 트랜지스터와 메모리 트랜지스터는 수직 MOS 트랜지스터로서 형성된다. 이런 목적을 위해 트렌치(5, 6)가 형성되고, 게이트 유전체(7, 8)와 게이트 전극(9, 10)을 가지는 수직 순서의 적당히 도핑된 영역(2, 3, 4)이 특히 LPCVD 에피텍시 또는 분자 빔 에피텍시에 의해 제조된다.

Description

자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치 제조 방법
한 메모리 세대로부터 다음 세대까지 칩 당 저장 밀도가 증가하면서, 다이나믹 반도체 메모리 셀의 면적은 계속해서 감소되고 있다. 이 때문에, 4M 비트 메모리 세대 이후 3차원 구조가 요구된다. 64M 비트 메모리 세대 이후, 메모리 용량은 거의 감소될 수 없는 값에 도달하였다. 그 결과, 대략 일정한 용량이 감소된 셀 면적에 형성되어야 했다. 이런 결과는 상당한 기술적 소비를 초래한다. 그러므로 신호 전하의 레벨이 메모리 용량의 크기에 의해 결정되지 않는 조건이 개선된 다이나믹 메모리 셀에 부가되어야 한다.
이런 조건은 신호 전하가 저장 캐패시터가 아닌 공급 전압원에 의해 제공되는 메모리 셀에 의해 충족된다. 이런 경우에, 이런 메모리 셀은 도전 접속이 공급 전압원과 비트 라인 사이에 형성되도록 하기 위해 메모리 셀이 판독될 때 스위칭 엘리먼트를 활성화하는 최소 전하만을 저장 캐패시터에 저장하기에 충분하다. 이런 메모리 셀은 자기 증폭 메모리 셀 또는 이득 메모리 셀로서 참조된다.
T. Tsuchiya 등의 IEEE Electr. Dev. Lett.(1982), EDL-3, 7쪽 및 T. Tsuchiya 등의 IEEE Trans.Electr. Dev. (1982), ED-29, 1713 쪽에는 장벽층 전계 효과 트랜지스터를 포함하는 자기 증폭 메모리 셀이 개시되어 있다. 이런 형태의 메모리 셀에서, 저장된 전하는 p-n 접합의 공간 전하 영역의 범위를 제어한다. 셀이 충전되는 경우, 공간 전하 영역은 전압원과 비트 라인 사이의 전류 채널을 제한하는 범위까지 확대된다. 다른 한편, 셀에 충전되는 전하가 없는 경우 전류 채널이 제한되지 않아서 전류가 전압원에서 비트 라인으로 흐를 수 있다. 이런 형태의 셀에서, p-n 접합과 전류 채널의 반도체 영역은 대응하는 충전 동안 적당한 전류 흐름 및 신뢰할 수 있는 차단의 둘 다를 보장하기 위해 단지 낮은 공차를 가질 수 있다. 부가적으로, 부가적 라인이 정보를 기록하기 위해 요구된다.
K. Terada 등, IEEE Trans. Electr. Dev.(1982), ED-29, 1301 쪽에는 DMOS 트랜지스터를 포함하는 자기 증폭 메모리 셀이 개시되어 있다. 이런 경우에, 플레이너 MOS 트랜지스터와 DMOS 트랜지스터가 서로 집적된다. 정보를 나타내는 전하는 DMOS 트랜지스터의 기판에 저장된다. 기판의 충전 상태에 의존하여, DMOS 트랜지스터는 2개의 서로 다른 임계 전압을 취한다. 이런 형태의 셀에서, 양과 음 전압이 워드 라인에 필요하다. 더욱이, 레벨은 판독 동안에 논리 "0"과 "1"을 구별할 수 있도록 매우 정밀하게 조절되어야 한다.
T. N. Blalock 등, Symp. VLSI 회로 Dig. Tech. Pap. (1990), 13 쪽에는 3 트랜지스터 셀로부터 발전되어, 판독에 사용되던 제 3 트랜지스터가 제거된 2 트랜지스터 메모리 셀을 개시하고 있다. 대신에, 메모리 트랜지스터의 상태는 매트릭스형태로 배열된 라인에 의해 스캐닝된다. 이런 형태의 셀은 이중 매트릭스의 형태의 셀 어레이에 연결되는 4 라인을 필요로 한다. 4 접촉부가 셀 면적의 축소를 제한하는 각각의 셀을 위해 요구된다. 더욱이, 2 트랜지스터의 소스와 드레인 영역은 작은 셀 영역을 위해 요구될 수 있는 바와 같은 공통 도핑 영역에 의해 형성 될 수 없다.
MOS 트랜지스터와 바이폴라 트랜지스터를 포함하는 자기 증폭 메모리 셀은 예를 들어 K. Sunouchi 등에 의한 IEDM Tech. Dig. (1991), 465 쪽에 개시되어 있다. 이러한 메모리 셀에서는, 기생 바이폴라 트랜지스터의 중폭 작용이 이용된다. 바이폴라 트랜지스터는 기생 소자이기 때문에, 메모리 셀에 요구되는 재현성으로 형성될 수 없다. 최소 설계 규칙을 사용한 메모리 셀에서 바이폴라 트랜지스터의 집적은 상당히 큰 셀 면적을 초래할 것이다.
세계 지적 소유권 기구 제 92/01287호와 W. H. Krautschneider 등, Proc. ESSDERC (1991), 367쪽에는 선택 트랜지스터와 메모리 트랜지스터를 포함하는 자기 중폭 다이나믹 MOS 트랜지스터 메모리 셀이 개시되어 있다. 이런 메모리 셀에서는 전하는 메모리 트랜지스터의 게이트 정전 용량과 소스 정전 용량으로 저장된다. 2트랜지스터는 직렬로 접속되고, 공통 드레인/ 소스 영역을 가진다. 상기 공통 드레인/소스 영역은 다이오드 구조를 통해 메모리 트랜지스터의 게이트 전극에 접속된다. 판독 동안, 메모리 트랜지스터는 저장 정보에 관련하여 턴온 되어 공급 전압으로부터 비트 라인까지의 전류 경로를 폐쇄한다. 이런 형태의 셀에서, 선택 트랜지스터와 메모리 트랜지스터는 특정 라인이 신호를 판독하기 위해 요구되지 않도록직렬로 접속된다.
본 발명은 자기 증폭(self-amplifying) 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조하는 방법에 관한 것이다.
도 1은 수직적인 순서의 도핑 영역을 포함하는 실리콘 기판을 도시하는 도면.
도 2는 각각 선택 트랜지스터와 메모리 트랜지스터를 위한 게이트 유전체와 게이트 전극을 가지는 트렌치를 형성한 후의 실리콘 기판을 도시하는 도면.
도 3은 다이오드 구조의 형성 후 실리콘 기판을 도시하는 도면.
도 4는 선택 트랜지스터와 메모리 트랜지스터 사이의 격리 트렌치의 형성 후, 또한 인접한 메모리 셀에 관련한 실리콘 기판을 도시하는 도면.
도 5는 제 3 도핑 영역과 다이오드 구조 사이의 상호 접속 구조의 형성 후 실리콘 기판을 도시하는 도면.
도 6은 워드 라인 접촉부 형성 후 실리콘 기판을 도시하는 도면.
도 7은 본 발명에 따라 제조된 메모리 셀 장치의 평면도.
도 8은 본 발명에 따른 방법에 의해 제조된 메모리 셀의 등가 회로도.
본 발명은 자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조하고, 메모리 셀의 면적이 더 감소될 수 있는 방법을 제공하는 문제에 기초를 둔다.
본 발명에 따르면, 이런 문제는 특허 청구 범위 제 1항에 따른 방법에 의해 해결된다. 본 발명의 다른 개발은 나머지 특허 청구 범위에 기재되어 있다.
본 발명에 따른 방법에서, 실리콘 기판은 적어도 수직 MOS 트랜지스터의 소스 영역, 채널 영역 및 드레인 영역을 위한 제 1 도핑 영역, 제 2 도핑 영역 및 제 3 도핑 영역을 포함하는 도핑 영역의 수직적인 순서를 가진다. 상기 도핑 영역의 수직적인 순서에서, 선택 트랜지스터와 메모리 트랜지스터는 각각의 경우에 제 1 영역의 하부로 연장하는 트렌치를 에칭하고, 각각의 경우에 게이트 유전체와 게이트 전극을 갖는 트렌치의 표면을 제공함으로써 형성된다.
제 1 도핑 영역, 제 2 도핑 영역 및 제 3 도핑 영역을 관통하는 추가 트렌치는 2 트렌치 사이에 제조된다. 제 1 도핑 영역과 제 2 도핑 영역을 각각의 경우에 서로로부터 2 부분으로 분리되는 격리 구조는 상기 트렌치에 형성된다. 추가 트렌치에 의해 분리되는 제 3 도핑 영역의 이런 부분은 상호 접속 구조에 의해 전기적으로 상호 접속된다.
다이오드 구조는 한 단자가 전기적 도전 방식으로 제 3 도핑 영역에 접속되고, 다른 단자가 전기적 도전 방식으로 게이트 전극 증 하나에 접속되어 제조된다.
이런 장치에서, 메모리 트랜지스터는 제 1 도핑 영역, 제 2 도핑 영역, 제 3도핑 영역 및 다이오드 구조에 접속된 게이트 전극에 의해 형성된다. 선택 트랜지스터는 다른 게이트 전극, 제 1 도핑 영역, 제 2 도핑 영역 및 제 3 도핑 영역에 의해 형성된다 제 3 도핑 영역은 상호 접속 구조와 함께 선택 트랜지스터와 메모리 트랜지스터의 공통 소스/드레인 영역을 형성한다. 다이오드 구조는 충전 동안 상당히 높은 전류 흐름이 발생하고, 메모리 트랜지스터의 게이트 전극에서 활성화된 정전 용량이 방전될 때 상당히 낮은 전류 흐름이 발생하도록 치수화된다.
다수의 메모리 셀의 매트릭스 형태 장치에서, 선택 트랜지스터에 속하는 제 1 도핑 영역의 일부는 비트 라인을 형성하는 반면, 메모리 트랜지스터에 속하는 제 1 도핑 영역의 일부는 공급 전압 라인을 형성한다. 비트 라인과 공급 전압 라인은 둘 다 구조 내에 매립되고, 어떤 부가적 영역을 요구하지 않는다.
메모리 셀의 매트릭스 형태의 장치에서, 비트 라인과 공급 전압 라인을 가로지르는 워드 라인은 구조의 표면 위에 제조된다. 워드 라인을 따르는 인접한 메모리 셀은 바람직하게 모든 직접 인접한 2개의 메모리 셀이 공통 워드 라인 접촉부를 가지는 경상 대칭 설계로 된다.
바람직하게, 제 1 도전 형태로 도핑된 실리콘 기판이 사용된다. 제 1 도핑 영역을 형성하기 위해, 제 1 도전 형태에 대립하는 제 2 도전 형태로 도핑되는 실리콘층이 그 위에 에피텍시 방식으로 성장된다. 제 2 도핑 영역을 형성하기 위해, 제1 도전 형태로 도핑된 실리콘층이 LPCVD 에피텍시 또는 분자 빔 에피텍시에 의해 제공된다. 제 3 도핑 영역을 형성하기 위해, 제 2 도전 형태로 도핑된 실리콘 층이LPCVD 에피텍시 또는 분자 빔 에피텍시에 의해 제공된다. LPCVD 에피텍시는 저압 화학 기상 증착(low-pressure chemical vapour deposition) 에피텍시의 약칭이다.
충전 동안 낮은 저항값이 발생하고, 게이트 전극에서 능동 정전 용량이 방전될 때 높은 저항값이 발생하도록 쇼트키 다이오드와 같은 다이오드 구조를 형성하는 것도 본 발명의 범위 내에 있다. 이런 목적을 위해, 게이트 전극이 도핑 폴리 실리콘으로부터 형성되고, 예를 들어 알루미늄으로부터 형성된 금속층이 그 위에 증착된다.
선택적으로, 다이오드 구조는 n+-p 다이오드와 같이 형성된다. 이런 목적을 위해, 제 2 게이트 전극이 바람직하게 도핑 폴리실리콘으로부터 형성되고, 적당히 도핑된 폴리실리콘 구조를 가진다. 도핑 폴리실리콘 구조와 게이트 전극은 공통 다이오드 구조이다. 이 실시예는 현재 VLSI 기술의 집적에 대해 바람직하다. 도핑 폴리실리콘 구조와 제 3 도핑 영역 사이의 순차적 접촉을 간략화 하기 위해, 금속 실리사이드층을 갖는 도핑 폴리실리콘 구조의 표면을 제공하는 것은 본 발명의 범위 내에 있다.
MOS 트랜지스터의 소스/드레인 영역을 형성하는 제 1 도핑 영역과 제 3 도핑영역의 도판트 농도는 1019cm-3이상의 도판트 농도로 높은 반면, 채널 영역을 형성하는 제 2 도핑 영역의 도판트 농도는 1018cm-3이하 또는 동일하게 조절된다. 제 1 및 제 2 게이트 유전체를 형성하기 위해, 열 산화가 700 내지 800℃에서 수행된다. 이런 공정에서, 게이트 유전체가 채널 영역으로서 사용되는 훨씬 저도핑된 영역의2배가 되는 두께로 훨씬 고도핑된 영역에 형성된다. 소스/드레인 영역의 표면에서 최대 두께의 게이트 유전체는 중첩 정전 용량의 감소를 야기한다.
예를 들면, 3×1019cm-3의 도판트 농도를 가지는 n+-도핑층(2)이 에피텍시 방식으로 1016cm-3의 도판트 농도로 p-도핑된 실리콘 기판(1) 위에 형성된다(도 1 참조). 예를 들어 제 1 도핑된 실리콘층(2)은 300 mm의 두께로 제공된다. 예를 들면,8×1017cm-3의 도판트 농도로 도핑된 제 2 도핑된 실리콘층(3)이 상기 제 1 도핑 실리콘층(2) 위에 제공되고, 3 ×1019cm-3의 도판트 농도를 갖는 n+-도핑되는 제 3 도핑된 실리콘층(4)이 그 위에 제공된다. 상기 제 2 도핑된 실리콘층(3)과 제 3 도핑된 실리콘층(4)은 에피텍셜 방법, 즉 LPCVD 에피텍시 또는 분자 빔 에피텍시의 보조로 각각의 경우에 대략 150 nm의 두께로 제조된다 상기 LPCVD 에피텍시(즉 저압 화학 기상 증착의 약칭)는 700 내지 900 ℃의 온도와 2 내지 20 mbar의 압력 범위에서 실란(silane)과 다이보란(diborane) 또는 아르신(arsine)을 사용하여 수행된다. 상기 분자 빔 에피텍시는 바람직하게 520℃의 온도 범위와 5 × 1O-l0mbar의 압력 범위에서 수행된다.
마스크(도시 안됨)를 사용하여, 각각 제 1 도핑층(2)까지 연장하는 제 1 트렌치(5)와 제 2 트렌치(6)(도 2 참조)가 이방성 에칭에 의해 제조된다. 700 내지 800 ℃의 열 산화에 의해, SiO2로 구성된 제 1 게이트 유전체(7)가 상기 제 1 트렌치(5)의 벽과 바닥에 제조되고, SiO2로 구성된 제 2 게이트 유전체(8)가 제 2 트렌치(6)의 벽과 바닥에 제조된다. 상기 제 1 도핑층(2), 제 2 도핑층(3) 및 제 3 도핑층(4)의 도판트 농도 때문에, 상기 제 1 게이트 유전체(7)와 제 2 게이트 유전체 (8)는 각각의 경우에 상기 제 1 도핑층(2)과 제 3 도핑층(4)의 표면에 성장되는 두께의 대략 1/3 이하가 되는 두께로 제 2 도핑층(3)의 표면에 성장한다. 인 시튜 (in situ) n+-도핑되는 폴리실리콘을 사용하여 채움으로써, 제 1 게이트 전극(9)이상기 제 1 트렌치(5)에 제조되고, 제 2 게이트 전극(10)이 상기 제 2 트렌치(6)에 제조된다.
상기 제 2 게이트 전극(10)은 대략 상기 제 2 도핑층(3)의 레벨 정도의 높이로 종결되도록 다시 에칭된다(도 3 참조). 이런 공정에서, 나머지 표면은 마스크(도시 안됨)에 의해 에칭 손상으로부터 보호된다. 확산 장벽층(10a)은 상기 제 2 게이트 전극(10)에 제공된다. 상기 확산 장벽층(10a)은 1 nm 두께를 가지는 매우 얇은 산화물층 또는 2 nm 두께를 가지는 매우 얇은 실리사이드층으로부터 형성된다. 다음에 본질적으로 상기 제 2 트렌치를 채우는 도핑된 폴리실리콘 구조(11)가 인 시튜 도핑된 p-형태 폴리실리콘을 사용하여 채움으로써 상기 제 2 트렌치(6)에 제조된다. 상기 제 2 게이트 전극(10)의 확산 장벽층(10a)은 도핑된 폴리실리콘 구조(11)의 도판트가 상기 제 2 게이트 전극(10)으로 외부 확산되는 것을 방지한다.
순차적 접촉을 간략화 하기 위해, 상기 도핑된 폴리실리콘 구조(11)는 자기 정렬 금속 실리사이드층(12)을 가진다. 상기 기판(1)으로 연장하는 제 3 트렌치 (13)는 상기 제 1 트렌치(5)와 제 2 트렌치(6) 사이에 제조된다. 상기 제 3 트렌치(13)는 상기 제 1 도핑층(1), 제 2 도핑층(2) 및 제 3 도핑층(4)을 관통한다. 상기 제 3 트렌치(13)는 SiO2로 구성되고 적어도 상기 제 2 도핑층(3)의 높이까지 연장하는 제 1 격리 구조(14)를 가진다(도 4 참조).
동시에, 제 4 트렌치(15)가 제 1 트렌치(5)의 내부에 제조되고, 제 5트렌치(16)가 제 2 트렌치(6)의 내부에 제조된다. 상기 제 4 트렌치(15)와 제 5 트렌치(16)는 각각 기판(1)으로 연장하고 각 경우에 제 1 트렌치(5) 또는 제 2 트렌치 아래의 제 1 도핑층(2)을 각각 관통한다.
상기 제 4 트렌치(15)는 제 1 게이트 전극(9)의 높이까지 연장하는 SiO2로 구성된 제 2 격리 구조(17)를 가진다. 제 4 트렌치(15)의 후자 위에 잔류하는 자유 공간은 상기 제 4 트렌치(15)에 의해 분리되는 n+-도핑된 폴리실리콘 구조(18)로 채워진다.
상기 제 5 트렌치(16)는 SiO2로 구성되고 제 5 트렌치(16)를 완전히 채우는 제 3 격리 구조(19)를 가진다. 상기 제 5 트렌치(16)의 제 3 격리 구조(19)는 제 2 게이트 전극(10), 확산 장벽층(10a), 도핑된 폴리실리콘 구조(11) 및 금속 실리 사이드층(12)을 각각의 경우 서로로부터 분리되는 2개 부분으로 관통한다.
상기 제 3 트렌치(13)에서, 예를 들어 n-도핑된 폴리실리콘으로 구성되고 제 3 트렌치(13)에 의해 분리된 제 3 도핑층(4)의 일부를 전기적으로 상호 접속하는 상호 접속 구조(20)가 상기 제 1 격리 구조(14) 위에 제조된다. 바람직하게, 상호 접속 구조(20)는 제 3 도핑층(4) 표면에 대한 레벨로 종결한다.
제 3 트렌치(13)와 제 4 트렌치(15) 사이에 배치되는 제 1 도핑층(2), 제 2도핑층(3), 제 3 도핑층(4), 제 1 게이트 유전체(7) 및 제 1 게이트 전극(9)의 이런 부분은 선택 트랜지스터를 형성한다. 제 3 트렌치(13)와 제 5 트렌치(16) 사이에 배치되는 제 1 도핑층(2), 제 2 도핑층(3), 제 3 도핑층(4), 제 2 게이트 유전체(8) 및 제 2 게이트 전극(10)은 메모리 트랜지스터를 형성한다. 상기 선택 트랜지스터와 메모리 트랜지스터는 제 3 도핑층(4)과 상호 접속 구조(20)에 대응하는 일부에 의해 형성된 공통 소스/드레인 영역을 가진다. 부수적으로, 상기 선택 트랜지스터와 메모리 트랜지스터는 제 1 격리 구조(14)에 의해 서로로부터 분리된다. 메모리 셀은 각각의 경우에 경상 형태 또는 제 4 트렌치(15)와 제 5 트렌치(16)에 인접하는 유사한 구조로 배치된다.
상기 도핑된 폴리실리콘 구조(11)와 제 2 게이트 전극(10)은 이런 바람직한 실시예에서 공통 소스/드레인 영역(4, 20)과 제 2 게이트 전극(10) 사이에 접속된 p-n+다이오드를 형성한다. 상기 p-n+다이오드(10, 11) 사이의 전기적 접속을 위해, 예를 들어 n-도핑되고 금속 실리사이드층(12)의 표면 및 제 3 트렌치(13)와 제 5 트렌치(16) 사이의 제 3 도핑층(4)에 둘 다 접속되는 폴리실리콘 스트립(21)이 제조된다(도 5 참조).
상기 제 3 트렌치(13), 제 4 트렌치(15) 및 제 5 트렌치(16)는 도면의 평면에 수직하게 전체 메모리 셀 장치를 통해 연장한다. 제 3 트렌치(13), 제 4 트렌치(15) 및 제 5 트렌치(16)에 대해 횡적으로 연장하고, 제 2 도핑층(3)을 가진 계면 아래의 제 1 도핑층(2)으로 예를 들어 100 nm 연장하며, 제 4 격리 구조물(22)로 채워지는 제 6 트렌치가 제조된다(도 7 참조). 상기 제 6 트렌치는 예를 들어 도 5와 도 6에 도시된 도면의 평면의 외부로 제 3 트렌치(13)에 대해 직각으로 연장한다. 상기 제 6 트렌치의 깊이는 도 5와 도 6의 파선(23)으로서 도시된다. 상기 제 4 격리 구조(22)는 제 3 트렌치(13)를 따라 인접한 선택 트랜지스터 또는 메모리 트랜지스터를 격리한다. 동시에, 제 3 트렌치(13)와 제 4 트렌치(15) 사이에 배치된 선택 트랜지스터는 상기 제 3 트렌치(13)와 제 4 트렌치(15)의 사이 및 제 6 트렌치(23) 아래에 배치되고, 비트 라인(2a)으로서 작용하는 제 1 도핑층의 일부에 의해 전기적으로 상호 접속된다.
제 3 트렌치(13)와 제 5 트렌치(16) 사이에 배치되는 메모리 트랜지스터는 제 6 트렌치(23) 아래의 제 3 트렌치(13)와 제 5 트렌치(16) 사이에 배치되고, 공통 공급 라인(2b)을 형성하는 제 2 도핑층의 일부를 통해 전기적으로 상호 접속된다.
예를 들어 TEOS/Si02로부터 제조된 보호층(24)이 전체 표면에 제공된다. 제 1 게이트 전극(9)에 대한 비아(via)는 상기 보호층(24)에 개방되고, 적당한 재료, 예를 들어 텅스텐으로 채워짐으로써 워드 라인 접촉부(25)를 가진다 동시에, 제 1 트렌치(5)에 동일하게 배치되는 인접한 메모리 셀의 제 1 게이트 전극(9)은 공통 워드 라인 접촉부(25)를 가진다(도 6 참조). 상기 워드 라인 접촉부(25)는 예를 들어 알루미늄 금속화의 보조로 상호 접속된다(도시 안됨).
상기 매립 비트 라인(2a)과 공급 전압 라인(2b)은 비아의 보조로 실질적으로 메모리 셀의 격자 간격보다 더 큰 간격으로 접속된다.
이런 메모리 셀의 다이오드 구조가 각각의 경우에 제 2 트렌치(6)에 상부층으로서 배치되는 p-n 접합으로서 형성되기 때문에, 다이오드 구조는 전체 영역이증가됨이 없이 평면 제조 단계로 처리될 수 있다.
본 발명에 따른 제조 방법에 의해 제조된 메모리 셀의 면적 요구는 비트 라인(2a)과 공급 전압 라인(2b)이 층 구조에 매립되기 때문에 추가로 최소화된다. 결과적으로, 비트 라인을 위한 추가 상호 접속 레벨 또는 공급 전압이 불필요하다.
제 6 트렌치를 따라 배치된 인접한 메모리 셀이 각각의 경우에 경상 대칭 설계이기 때문에, 매립된 비트 라인(2a)은 비트 라인 쌍으로 연장한다. 이런 설계에서, "개방"과 "겹침" 비트 라인 구조가 둘 다 형성될 수 있다.
이미 기술된 보기로부터의 출발과 같이, SiO2층은 제 1 도핑층(2)의 에피텍셜 수행 후 트랜지스터의 순차적 격리의 목적을 위해 대략 500 내지 800 mm의 두께로 제공될 수 있다. 선택적 에피텍시에 의해 제 2 도핑층과 제 3 도핑층으로 채워지는 능동 트랜지스터 영역을 위한 홀은 상기 SiO2층에 에칭된다. 이런 변형에서, 구조화된 SiO2층은 격리 구조(14, 17 및 19)를 대체한다.
도 7은 본 발명에 따라 제조된 메모리 셀 장치의 평면도를 도시한다. 이런 보기에서, 제 6 트렌치는 각각의 경우에 제 3 트렌치(13)에 대해 수직으로 연장하는 제 4 격리 구조물(22)로 채워진다. 그러나, 또한 상기 트렌치는 다른 바람직한 각도로 교차할 수 있다. 각각의 경우에 인접한 제 6 트렌치 사이에 서로 나란히 배치된 것은 차례로 인접한 메모리 셀에 공동으로 속하는 2 인접한 메모리 셀, 제 1 게이트 전극(9), 제 1 게이트 유전체(7), 제 3 도핑된 실리콘층(4)의 일부, 제 3 트렌치(13), 도핑된 폴리실리콘 스트립(21) 및 제 5 트렌치(16)에 속하는 워드 라인 접촉부(25)이다. 단일 메모리 셀의 면적은 체인-도트 라인으로 도 7에 도시된다.
도 8은 메모리 셀의 등가 회로도이다. 상기 메모리 셀은 공통 소스/드레인 영역을 통해 비트 라인(BL)과 공급 전압 라인(Vdd) 사이에 접속되는 선택 트랜지스터(AT)와 메모리 트랜지스터(ST)를 포함한다. 다이오드 구조(D)는 메모리 트랜지스터의 게이트 전극에서 활성화되는 정전 용량이 충전될 때 낮은 저항값이 발생하고, 그것이 방전될 때 높은 저항값이 발생하도록 공통 소스/드레인 영역과 메모리 트랜지스터의 게이트 전극 사이에 접속된다. 상기 선택 트랜지스터(ST)의 게이트 전극은 워드 라인(WL)에 접속된다. 이런 메모리 셀의 작동은 작동 방법에 관련하여 참조된 세계 지적 소유권 기구 제 92/01287호에 기술되어 있다.
본 발명을 사용함으로써 메모리 셀의 면적이 감소될 수 있는 자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조할 수 있다.

Claims (10)

  1. 자기 증폭 다이나믹 MOS 트랜지스터 메모리 셀을 포함하는 장치를 제조하는 방법에 있어서,
    실리콘 기판(1)은 수직 MOS 트랜지스터의 소스 영역, 채널 영역 및 드레인 영역을 위한 적어도 제 1 도핑 영역(2), 상기 제 1 도핑 영역(2) 위에 배치된 제 2도핑 영역(3) 및 제 2 도핑 영역(3) 위에 배치된 제 3 도핑 영역(4)을 포함하는 수직적인 순서의 도핑 영역을 가지고,
    제 1 트렌치(5)와 제 2 트렌치(6)는 상기 제 1 영역(2) 아래로 연장하고 상기 제 2 영역(3)과 제 3 영역(4)을 관통하도록 에칭되고,
    상기 제 1 트렌치(5)의 표면은 제 1 게이트 유전체(7)를 가지고, 상기 제 2트렌치(6)의 표면은 제 2 게이트 유전체(8)를 가지고,
    제 1 게이트 전극(9)은 상기 제 1 트렌치(5) 내에 형성되고, 제 2 게이트 전극(10)은 상기 제 2 트렌치(6) 내에 형성되고,
    상기 제 1 도핑 영역(2), 상기 제 2 도핑 영역(3) 및 상기 제 3 도핑 영역 (4)을 관통하는 제 3 트렌치(13)는 상기 제 1 트렌치(5)와 제 2 트렌치(6) 사이에 형성되고,
    상기 제 3 트렌치(13)는 적어도 상기 제 1 도핑 영역(2)과 제 2 도핑 영역 (3)의 냄위 내에 제 1 격리 구조(14)를 가지고,
    상기 제 3 트렌치(13)에 의해 분리되는 상기 제 3 도핑 영역(4)의 일부는 상호 접속 구조(20)에 의해 전기적으로 상호 접속되며,
    다이오드 구조는 한 단자가 상기 제 3 도핑 영역(4)에 전기적 도전 방식으로 접속되고, 다른 단자가 상기 제 2 게이트 전극(10)의 단자에 전기적 도전 방식으로 접속되어 형성되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 실리콘 기판(1)은 제 1 도전 형태로 도핑되고,
    상기 제 1 도핑 영역을 형성하기 위해, 상기 제 1 도전 형태에 대립하는 제 2 도전 형태로 도핑된 실리콘층(2)은 상기 실리콘 기판(1) 위에 에피텍시 방식으로 성장되고,
    상기 제 2 도핑 영역(3)을 형성하기 위해, 상기 제 1 도전 형태로 도핑된 실리콘층(3)은 LPCVD 에피텍시(저압 화학 기상 증착 에피텍시) 또는 분자 빔 에피텍시에 의해 제공되고,
    상기 제 3 도핑 영역을 형성하기 위해, 상기 제 2 도전 형태로 도핑된 실리콘층(4)은 LPCVD 에피텍시 또는 분자 빔 에피텍시에 의해 제공되는 것을 특징으로 하는 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 다이오드 구조는 쇼트키 다이오드로서 형성되는 것을 특징으로 하는 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 다이오드 구조는 n+-p 다이오드(10, 11)로서 형성되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 제 2 게이트 전극(10)은 도핑된 폴리실리콘으로 형성되고,
    도핑된 폴리실리콘 구조(11)는 상기 제 2 게이트 전극(10)과 함께 다이오드 구조를 형성하며,
    상기 도핑된 폴리실리콘 구조(11)는 상기 제 3 도핑 영역에 전기적 도전 방식으로 접속되는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서,
    상기 제 2 게이트 전극(10)은 상기 제 2 도핑 영역(3)의 레벨에 대응하는 높이로 상기 제 2 트렌치(6)에 형성되고,
    상기 도핑된 폴리실리콘 구조(11)는 상기 제 2 게이트 전극(10) 위의 상기 제 2 트렌치(6)에 형성되고,
    상기 도핑된 폴리실리콘 구조(11)의 표면은 금속 실리사이드층(12)을 가지며,
    도핑된 폴리실리콘 스트립(21)은 상기 금속 실리사이드층(12)과 제 3 도핑 영역(4)이 각각의 경우에 적어도 부분적으로 중첩되게 형성되는 것을 특징으로 하는 방법.
  7. 제 5항에 있어서,
    확산 장벽층(10a)은 상기 제 2 게이트 전극(10)과 상기 도핑된 폴리실리콘 구조(11) 사이에 형성되는 것을 특징으로 하는 방법.
  8. 제 1항 또는 제 2항에 있어서,
    상기 제 1 도핑 영역(2)과 제 3 도핑 영역(4)의 도판트 농도는 1019cm-3이상의 범위 또는 동일한 범위로 조절되고,
    상기 제 2 도핑 영역(3)의 도판트 농도는 1018cm-3이하의 범위 또는 동일한 범위로 조절되며,
    상기 제 1 게이트 유전체(7)와 제 2 게이트 유전체(8)는 700 내지 800 ℃에서 열 산화에 의해 형성되는 것을 특징으로 하는 방법.
  9. 제 1항 또는 제 2항에 있어서,
    상기 상호 접속 구조(20)는 제 3 도핑 영역(4)과 같은 도전 형태의 도핑된 폴리실리콘으로 구성되는 상기 제 3 트렌치(13)에 의해 형성되는 것을 특징으로 하는 방법.
  10. 제 1항 또는 제 2항에 있어서,
    매트릭스 형태로 배치되는 다수의 메모리 셀은 상기 실리콘 기판(1)에 형성되고,
    상기 제 1 트렌치(5), 제 2 트렌치(6) 및 제 3 트렌치(13)는 각각 병렬 스트립으로서 형성되고,
    상기 제 1 트렌치(5) 내부에 상기 제 1 도핑 영역(2)을 관통하는 제 4 트렌치(15)가 형성되고, 상기 제 4 트렌치(15)에 상기 제 4 트렌치(15) 양쪽의 상기 제 1 도핑 영역(2)의 적어도 일부를 서로로부터 격리시키는 제 2 격리 구조(17)가 형성되고,
    상기 제 2 트렌치(6) 내부에 상기 제 3 도핑 영역(4)을 관통하는 제 5 트렌치(16)가 형성되고, 상기 제 5 트렌치(16) 양쪽의 상기 제 1 도핑 영역(2), 제 2 게이트 전극(10) 및 다이오드 구조(10, 11)의 일부를 서로로부터 격리하는 제 3 격리 구조(19)가 상기 제 5 트렌치(16)에 형성되고,
    제 6 트렌치가 형성되는데, 상기 제 6 트렌치는 상기 제 1 트렌치(5), 제 2트렌치(6) 및 제 3 트렌치(13)를 가로지르고, 상기 제 1 도핑 영역(2)을 관통하지 않고 상기 제 1 도핑 영역(2) 아래로 연장하며, 제 4 격리 구조물(22)로 채워지고,
    워드 라인이 형성되는데, 상기 워드 라인은 상기 제 6 트렌치와 병렬로 연장하고, 워드 라인 접촉부(25)를 통해 제 1 게이트 전극(9)에 전기적 도전 방식으로 접속되고,
    인접한 메모리 셀은 경상 대칭 방식으로 워드 라인을 따라 배열되며,
    각각의 경우에, 상기 제 1 트렌치(5)와 상기 제 3 트렌치(13) 사이에 배치되는 상기 제 1 도핑 영역(2)의 일부는 비트 라인(2a)으로서 접속되고, 상기 제 3 트렌치(13)와 상기 제 2 트렌치(6) 사이에 배치되는 상기 제 1 도핑 영역(2)의 일부는 공급 전압 라인(2b)으로서 접속되는 것을 특징으로 하는 방법.
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