JPH0244763A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、信号書き込み用と読み出し用の別個のトラ
ンジスタを持つ構造の半導体記憶装置およびその製造方
法に関するものである。

（従来の技術） 第９図ないし第１１図はｒＴＩＴＥ　ＲＡＭ：Ａ　ＮＥ
Ｗ　ＳｏｌＤＲＡＭ　Ｇａ１ｎ　Ｃｅ１ｌ　ｆｏｒ　Ｍ
ｂｉｔ　ＤＲＡＭ’ＳＪ　Ｈ，５ｈｉｃｈｉｊｏ。

Ｓ、Ｄ、Ｓ　　Ｂａｎｅｒｊｅｅ、Ｒ，Ｗｏｍａｃｈ、
ａｎｄ　　Ｐ、に、ＣｈａｔｔｅｒｊｅｅｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ　Ｐｒｏｃｅｓｓ　ａｎｄ　Ｄｅｓｉ
ｇｎ　Ｃｅｎｔｅｒ　ＪＰ２６５〜２６８．１９８４に
示された従来の代表的な半導体記憶装置を示す図であり
、このうち、第９図はその断面図（第１０図のａ−ａｌ
線の断面図）、第１０図は平面図、第１１図は回路図で
ある。

この第９図ないし第１１図において、書き込みトランジ
スタＴｒｉは絶縁膜３上に形成されたＰ型半導体層５を
チャネル領域とし、書き込みビット線ＢＬＩ・１４をコ
ンタクト１３を介して接続されたＮ型半導体層をソース
電極６とし、キャパシタＣＩの電荷蓄積領域を読み出し
トランジスタＴｒ２のゲート電極を兼用するＮ型半導体
層７をドレイン電極とし、チャネル領域に対してゲート
絶縁膜ＩＯを介して形成された書き込みワード線ＷＬＩ
と兼用するゲート電極１１から形成されている。

キャパシタはＮ型半導体層７を電荷蓄積層とし、キャパ
シタ誘電体８を介して形成される読み出しワード線ＷＬ
２と兼用するセルプレート電極９からなる上部キャパシ
タＣＩと、読み出しトランジスタＴｒ２のゲート絶縁膜
４を介してＮ型半導体層７に対向するＮ型基板１上に形
成されたＰ型半導体基板２をセルプレート電極とする下
部キャパシタＣ２の二つからなる。

読み出しトランジスタＴｒ２は、前記下部キャパシタＣ
２と兼用されており、Ｎ型半導体層７をゲート電極とし
、Ｖｄｄ配線１５をソース電極、読み出しビット線ＢＬ
２・１７をドレイン電極１６として構成されている。

第１２図に従来例における動作例を示す、“１”書き込
み時には読み出し側のピント線ＢＬ２・１７（第１１図
（ｂ））、ワード線孔２（第１１図（ｄ））はローレヘ
ル（Ｌ）に保ったまま、書き込みビット線ＢＬＩ（第１
１図（ａ））のレベルをある一定期間ハイ（Ｈ）レベル
とし、その期間中に書き込みワード線−し１　（第１１
図（ｃ））のレベルをロー−ハイ−ローと切り替えるこ
とで、書き込みビット線ＢＬＩの信号が電荷蓄積領域に
書き込まれる。

０”書き込み時には、書き込みビット線ＢＬＩのレベル
をローに保持しておくのみ前記″１”書き込みと異なり
、他は同じである。

読み出しの際には、書き込み側のワード、ビット画線と
もローに保持しておき、読み出しビット線ＢＬ２をフロ
ーティング状態にしたのち、読み出しワード線−Ｌ２を
一定期間ハイにすると、電荷蓄積領域に”１゛が書き込
まれている場合、読み出しトランジスタＴｒ２のゲート
電位（第１１図（ｆ））は容量結合により Ｖｓ＋　ＶｗＬｔ・ＣＩ／（ｃＩ　＋Ｃ２）■、：電荷
蓄積領域の電位 ｖｌｌＬＺ：読み出しワード線ＷＬ２の電位、Ｃに上記
キャパシタの容量、 Ｃ２：下部キャパシタの容量、 の弐にしたがった電圧が読み出しトランジスタＴｒ２の
動作電圧を越えて読み出しトランジスタＴｒ２が動作し
、Ｖｄｄの電圧が読み出しビット線［ＩＬ２に現われる
。

これに対して、“０”が電荷蓄積領域に書き込まれてい
る場合、■、＝０であるため、■、＋十■。Ｌ！・ＣＩ
／（ｃ１＋　Ｃ２）の値が読み出しトランジスタＴｒ２
の動作電圧を越えないため、読み出しビット線ＢＬ２の
電位は変化しない。なお、第１１図（ｅ）は書き込み用
トランジスタＴｒｌのゲート電位である。

（発明が解決しようとする課題） しかし、以上述べた従来の半導体記憶装置では、絶縁膜
３上に形成した半導体層５を用いるため、半導体層５内
のトランジスタ特性が半導体層中の欠陥などの影響を受
は易く、しかも、このような半導体層５の作成には非常
に高度な技術が必要であり、再現性に極めて劣っている
。

また、トランジスタのチャネルが水平面方向に形成され
ているため、素子寸法を縮小化した際、チャネル長が短
かくなることによるトランジスタ特性の劣下が起るとと
もに、電荷蓄積領域も平面上に形成されているため、縮
小化により蓄積電荷量の低下が起き、読み出しトランジ
スタＴｒ２の動作の安定性が損なわれる。

第１の発明は前記従来技術が持っていた問題点のうち、
半導体層中の欠陥による影響を受は昂い点と、素子寸法
の縮少化にともなうトランジスタ特性の劣化が起きる点
について解決した半導体記憶装置を提供するものである
。

第２の発明は前記従来技術が持っていた問題点のうち、
絶縁膜上に半導体層を形成することによる半導体層中の
トランジスタの特性に影響する点と、素子寸法の縮少化
にともなう安定して製造されない点について解決した半
導体記憶装置の製造方法を提供するものである。

（課題を解決するための手段） この発明は半導体記憶装置において、半導体基板に形成
した格子状の溝によって分離される半導体柱の側壁をチ
ャンネルとするＭＯＳ　ＦＥＴによる書き込みトランジ
スタと、半導体柱の上部の中心部をチャンネルとする同
心円状に配置されたＭＯＳ　ＳＩＴによる読み出しトラ
ンジスタと、書き込みトランジスタに接続された電荷蓄
積検知用キャパシタと、この電荷蓄積検知用キャパシタ
の円周上の信号蓄積領域が半導体柱下部側壁に形成され
半導体柱下部中心部に設けられた電荷蓄積検知トランジ
スタとを設けたものである。

第２の発明は半導体記憶装置の製造方法において、半導
体基板に巾の異なる複数の溝を形成して電荷蓄積検知ト
ランジスタのソースとなる拡散層を形成したのち巾の広
い溝の底部に拡散層形成後素子分離用の酸化膜を形成す
る工程と、各漠の側面に電荷蓄積検知用キャパシタの電
極とを書き込みトランジスタドレインおよび電荷蓄積検
知トランジスタのゲートとなる拡散層を形成する工程と
、キャパシタの誘電体を介してセルプレー、ト電極材を
形成する工程と、ゲート絶縁膜を介して書き込みトラン
ジスタと読み出しトランジスタのゲートとなるサイドウ
オールを形成する工程と、半導体柱上に書き込みトラン
ジスタと読み出しトランジスタのソースとなる拡散層を
それぞれ形成する工程とを導入したものである。

（作　用） 第１の発明によれば、以上のように半導体記憶装置を構
成したので、“１”を書き込む場合に読み出しトランジ
スタのドレインと電荷蓄積検知トランジスタのソースは
０″を保持し、書き込みトランジスタのソースを“１″
にしたのち、書き込みトランジスタのゲートと読み出し
トランジスタのゲートを“１”にすると、書き込みトラ
ンジスタがＯＮとなり、電荷蓄積キャパシタに“ｌ”を
書き込むと同時に読み出しトランジスタがＯＦＦ　とな
り、“Ｏ″の書き込み時には、電荷蓄積検知トランジス
タはＯＮ状態を保持し、信号の・読み出し時には書き込
みトランジスタのソースを“Ｏ”とし、重両蓄積トラン
ジスタソースをフローティングとし、このソースを一定
期間“１”として書き込みトランジスタと読み出しトラ
ンジスタのゲートを−１”とすると読み出しトランジス
タがＯＮとなり、電荷蓄積検知トランジスタのソースか
ら読み出されるように作用し、前記問題点が除去される
。

また、第２の発明によれば、以上のような工程を導入し
たので、半導体基板に複数の溝を形成することにより半
導体柱が分離され、この半導体柱の側面に書き込みトラ
ンジスタと読み出しトランジスタのドレインと電荷蓄積
検知用キャパシタの電極と電荷蓄積検知トランジスタの
ドレインが形成され、この拡散層に対向して誘電体を介
してセルプレート電極材を形成することにより、電荷蓄
積検知用キャパシタが形成され、ゲート絶縁膜を介して
サイドウオールを形成することにより書き込みトランジ
スタを読み出しトランジスタのゲートが形成され、半導
体柱の上部に拡散層を形成することにより、書き込みト
ランジスタと読み出しトランジスタのソースがそれぞれ
形成され、前記問題点が除去できる。

（実施例） 第１図はこの発明の第１の実施例を示す平面図、第２図
は第１図のｂ−ｂｌｍの断面図、第３図はその回路図で
あって、この第１の実施例において半導体基板２１はＮ
型半導体基板上にＰ型半導体層２２をエピタキシャル成
長させたものを用いている。

この第１図〜第３図において、書き込みトランジスタＴ
ｒｉはＭＯ３型ＮチャネルＦＥＴで半導体柱４０の上部
側壁のゲート絶縁膜３０とそれを介してサイドウオール
状に形成された書き込みワード線孔１を兼用するゲート
電１３１、半導体柱４０の上部に形成されたコンタクト
３５を介して書き込みビット線ＢＬＩ・３７とつながる
Ｎ型拡散層３２をソース電極、半導体柱４０の中央部か
ら下部にかけて側壁表面に形成されたＮ型拡散層２６を
ドレイン電極として構成されている。

この書き込みトランジスタＴｒ　１　（ＭＯＳ　ＰＥＴ
構造）のチャネルＣｈｉは半導体柱４０の側壁のゲート
絶縁膜が培っている表面近傍である。

読み出しトランジスタ↑ｒ２　（ＭＯＳ　ＳＩＴ構造）
はゲート絶縁膜とゲート電極を書き込みトランジスタＴ
ｒｉと兼用し、半導体柱４０の上部に形成されたコンタ
クト３６を介して読み出しビット線ＢＬ２・３８に接続
されるＰ型拡散層３３をソース電極とし、電荷蓄積検知
トランジスタＴｒ３のチャネルｃｈ３をドレイン電極と
して構成されており、そのチャネルＣｈ２は半導体柱４
０の上部中心に存在する。

電荷蓄積検知トランジスタＴｒ３は接合型ＰチャネルＦ
Ｅ↑で半導体柱４０の中央から下部の側壁表面に形成さ
れたＮ型拡散層２６をゲート電極とし、溝底に形成され
たＰ型拡散層からなる読み出しワードｖＡれ２・２３を
兼用するソース電極とし、読み出しトランジスタＴｒ２
のチャネルＣｈ２をドレイン電極とし構成され、そのチ
ャネルＣｈ３は半導体柱４０の中心部の中央から下部に
かけて設けられている。

電荷蓄積用キャパシタＣはＭＯＳキャパシタで、半導体
柱４０の中央から下部にかけての側壁表面に形成された
Ｎ型拡散層２６と誘電体膜２７とセルプレート電極２８
から構成されている。

素子分離はＮチャネル素子（書き込みトランジスタＴｒ
ｉ、電荷蓄積用キャパシタＣ）の分離にはトレンチ底に
埋め込まれた厚い絶縁膜２５と、トレンチ底のＰ型拡散
層２３を用いている。

Ｐチャネル素子（読み出しトランジスタＴｒ２、電荷蓄
積検知トランジスタｔｒ３）の分離にはＮ型半導体基板
２１とトレンチ底のＮ型拡散層２４とトレンチ底に埋め
込まれた厚い絶縁膜２５を用いる。

書き込みビット線ＢＬＩ・３７、読み出しビット線ＢＬ
２・３８の両ビット線は半導体柱４０の最上部平面上に
おいて接続されており、書き込みビット線ＢＬＩ・３７
はＮ型拡散層３２と、読み出しビット線ＢＬ２・３８は
Ｐ型拡散層３３とつながっている。

また、書き込みワード線孔１・３１と読み出しワード線
ＷＬ２・２３０両ワード線は溝内に埋めこまれて形成さ
れており、書き込みワード線孔１・３１は半導体柱４０
の上部側壁上に、また書き込みワード線ＷＬ２・２３は
溝底部にビット線と直交するように配線されている。

第４図に第１の実施例における半導体柱４０内のＮ型、
空乏、Ｐ型各領域の動作時の分布図を、第５図に動作波
形の例を示す。

初ＩＪＩ状態（イニシアル）においては、第５図（ａ）
ないし第５図（ｄ）に示すように、書き込みビット線Ｂ
ＬＩ・３７、読み出しビット線ＢＬ２・３８、書き込み
ワード線−Ｌｌ・３１、読み出しワード線すし２・２３
はともに“０”レベルで、かつ、電荷蓄積用キャパシタ
Ｃにも“Ｏｎが書き込まれている。

このとき、半導体柱４０の上部の書き込みトランジスタ
Ｔｒｌ、ｍみ出しトランジスタＴｒ２のチャネル領域は
全て空乏化しており、書き込みトランジスタＴｒｌ、読
み出しトランジスタＴｒ２はともに第５図（ｅ）、第５
図（ｆ）のようにＯＦＦであり、電荷蓄積検知トランジ
スタＴｒ３については半導体下部の空乏層が薄くなるた
め、中心部にＰ型頭域が現われて第５図（樽のようにＯ
Ｎとなっている。

１″を書き込む場合、第５図（ｂ）、第５図（ｂ）に示
すように、読み出しビット線ＢＬ２・３８と読み出しワ
ード線−Ｌ２・２３は０″に保ったまま第５図（ａ）に
示すように書き込みビット線ＢＬＩ・３７のレベルを“
１”にしたのち、第５図（ｃ）に示すように書き込みワ
ード線−Ｌｌ・３１のレベルを“１”とすると、半導体
柱４０の上部側壁に反転層が形成され、書き込みトラン
ジスタＴｒｉがＯＮ状態となり、電荷蓄積用キャパシタ
ＣのＮ″領域がら空乏層が伸びて電荷蓄積検知トランジ
スタＴｒ３がＯＦＦ　となる。

°“０”書き込みは“１”書き込み時の書き込みビット
線ＢＬＩ・３７のレベルを０″としておくのみで、他の
差はないが、書き込まれる信号が“０″であるため、電
荷蓄積検知用キャパシタＣのＮ。

領域から伸びる空乏層中は薄いままなので、電荷蓄積検
知トランジスタＴｒ３はＯＮ状態のままである。

読み出す場合は第５図（ａ）のように書き込みビット線
ＢＬＩ・３７の電位を“０″とし、第５図（ｂ）のよう
に読み出しワード線−Ｌ２・２３をフローティング状態
７にしたのち、読み出しワード線ＷＬ２・２３のレベル
を一定期間“ｌ“とし、その期間内に第５図（ｃ）のよ
うに書き込みワード線ＷＬＩ・３１を“−１”とすると
、半導体柱４０の上部中心部にＰ型頭域が現われ、読み
出しトランジスタＴｒ２がＯＮ状態となる。

このとき、電荷蓄積用キャパシタＣに書き込まれている
信号が“０″であれば、電荷蓄積検知トランジスタＴｒ
３がＯＮであるので、読み出しワード線−Ｌ２・２３の
信号が読み・出しビット線ＢＬ２・３８に現われ、その
電位の変化を検知することができ、電荷蓄積用キャパシ
タＣに書き込まれている信号が“１”であれば、電荷蓄
積検知トランジスタＴｒ３はＯＦＦであるので、読み出
しビット線ＢＬ２・３８の電位は変化しない。

ここで、各々のトランジスタの動作のために最適な電圧
例として第５図中に電圧を示しであるが、これは各領域
の濃度により変動するものである。

次に、上記第１の実施例の半導体集積装置の製造方法に
ついて第６図により説明する。第６図（Ａ）ないし第６
図（Ｈ）はその工程断面図であり、まず、第６図（Ａ）
に示すように、Ｎ型半導体基板２１（不純物濃度ＩＥ　
１５〜ＩＥ　１７　ｃｍ−’　）上にＰ型エピタキシャ
ル層２２（不純物濃度ＩＥ　１５〜６［！　１５　ｃｍ
−３）成長させた半導体基板上に、〜５００人の厚さの
熱酸化膜５１を成長させる。

次に、ＬＰＣＶＤ法による窒化膜５２を３００〜２００
０人の厚さに成長させ、ＡＰＣＶＤ法による酸化膜５３
を５０００〜１００００人の厚さに成長させたのち、ホ
トリソグラフィにより、上記３層の熱酸化膜５１、窒化
膜５２、酸化膜５３をパタニングし、半導体基板２１を
エツチングする際のマスクとする。

次に、第６図（Ｂ）に示すように、第６図（Ａ）の状態
に対して異方性エツチングにより格子状の溝をエツチン
グし、半導体柱４０を形成し、イオン注入によるトレン
チ底へのＰ゛拡散層２３を形成し、ＬＰＣＶＤ法による
酸化ＷＩ４５４の成長を行う。

ＬＰＣＶＤ法による酸化膜５０の厚さは溝巾Ｌ２の１／
２より厚く、溝巾ＬＬの１／３より薄い、この膜厚設定
により溝巾Ｌｌの溝は埋まらず、溝巾Ｌ２の溝は完全に
埋め込まれる。

第６図（Ｂ）の状態に対して異方性エツチングにより、
第６図（ｃ）のように、酸化膜５４をエツチングし、溝
巾Ｌｌの溝の側壁にサイドウオール５４ａを形成し、溝
巾Ｌ２の部分に埋め込み５４ｂを形成し、サイドウオー
ル５４ａ５埋め込み５４ｂおよび酸化膜５３をマスクと
し、半導体基板を再び異方性エツチングによりエツチン
グし、第２の溝５５を形成し、イオン注入によりＮ型不
純物Ｐもしくは＾Ｓを導入し、第２の溝５５の底面にＮ
型拡散層２４　（ＩＥ　１４〜ＩＥ　１７　Ｃ１１−”
）を形成し、ＬＰＣＶＤ法による酸化膜５６資溝巾Ｌ１
の１．５倍以上の膜厚に成長させる。

次に、第６図（Ｄ）のように、酸化膜５６，５３、サイ
ドウオール５４ａ１埋め込み５４ｂを異方性エツチング
によりエツチングし、溝底部に残し、素子分離用の酸化
膜２５を形成する。

次に、第６図（Ｅ）に示すように、全面にＬＰＣＶＤ法
による窒化膜５６の厚さ５００〜２０００人程成長し、
ＬＰＣＶＩ）法による酸化Ｍ５７を溝巾Ｌ１の１．５倍
以上の膜厚に成長させ、異方性エツチングにより窒化膜
５６、酸化膜５７を溝深さの１／３程度までエッチバッ
クする。

続いて、第６図（Ｆ）に示すように、酸化膜５７をＩＩ
ＰＨＦ溶液により除去し、窒化膜５６をマスクとする選
択酸化により、酸化膜５８を厚さ５００〜１０００λ程
度成長し、酸化＃５８，２５をマスクとし、Ｎ型不純物
を拡散し、拡散層２６を形成し、誘電体２７を形成し、
セルプレート電極材２日（たとえば、ＬＰＣＶＤ法によ
るＮ型ポリＳｉなど）を溝巾Ｌ１の１．５倍の膜厚に成
長し、溝深さの１／３程度まで異方性エツチングにより
エッチバックする。

次に第６図（Ｇ）　に示すように、酸化膜５８をＨＦ溶
液などで除去し、熱酸化によりゲート絶縁膜３０、層間
絶縁膜２９となる酸化膜を成長し、ゲート電極材料（た
とえば、ＬＰＣＶＤ法によるＮ型ポリＳｉ）を溝巾Ｌ２
の１／２　より厚く、溝巾Ｌ１の１／３　より薄い膜厚
に成長し、異方性エツチングによりサイドウオール３１
を形成する。

次に第６図（Ｈ）に示すように、イオン注入により半導
体柱４０の最上部に半導体柱の側壁に接するようにＮ型
拡散層３２をつくり、このＮ型拡散層３２を側壁に接し
ないようにＰ型態散層３３をつくったのち、層間絶縁膜
として、ＣＶＤによる酸化膜３４をエッチバック法など
により平坦化して形成する。

こののち、第２図で示したように、書き込みビット線Ｂ
ＬＩ・３７のコンタクト３５、読み出しビット線ＢＬ２
・３８のコンタクト３６の開口、書き込みビット線ＢＬ
Ｉ・３７を読み出しビット線ＢＬ２・３８の配線、保護
膜３９（第２図）の被着の形成工程を経て、第２図の完
成状態となる。

次に、この発明の半導体記憶装置の第２の実施例につい
て説明する。第７図はその断面図であり、第８図はその
回路図である。

この第２の実施例は、第１の実施例において用いられた
読み出しワード線孔２・２３を取り除いたものである。

第１の実施例において読み出しワード線孔２・２３を用
いたのは読み出し信号を基板電位と異なる電位にするこ
とで誤動作を起こりにくくするためであり、半導体記憶
装置としての動作には支障はない。

第２の実施例においては読み出し信号を基板電位とする
ため、第１の実施例では第２図で示したようにＮ型半導
体基板２１上にＰ型半導体エピタキシャル層２２を成長
させた半導体基板であったものを、Ｐ゛型半導体基Ｆｉ
２１ａにＰ型半導体エピタキシャル層２２を成長させた
ものに変更し、それにともない、Ｐチャネル素子の素子
分離が不要となるため、溝底部に形成された第２の溝（
第６図（ｃ）の第２の溝５５）と溝底部のＮ型拡散層２
４（第６図（ｃ）のＮ型拡散層２４）を取り除いたもの
である。

回路的には電荷蓄積検知用トランジスタＴｒ３が読み出
しワード線−Ｌ２・２３につながっていた部分をＰ型半
導体基板２１ａの電位に変更したのみである。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、半導
体基板に格子状の溝を形成して分離した半導体柱の上部
側壁表面に書き込みトランジスタを形成し、半導体柱の
中心部に読み出しトランジスタを形成するとともに、半
導体柱の下部側壁表面に電荷蓄積用キャパシタを設け、
さらに半導体柱の下部中心部に電荷蓄積検知用トランジ
スタを配置して、これらを半導体基板表面に垂直方向の
配置構造としたので、素子寸法の縮小の際の障害となら
ず、トランジスタの劣化を防止できる。

また、第２の発明によれば、半導体基板上に第１のマス
クを用いて大小２種の巾の異なる溝の形成後に溝巾の大
きい方と小さい方に膜厚を異ならせて第２のマスクを成
長させ、異方性エツチングにより溝巾の大きい方にはサ
イドウオール状に第２のマスクを残し、溝巾の小さい方
には埋め込んで第２のマスクを残し、溝巾の大きい方の
溝の底部に第２の溝を形成する工程を導入したので、素
子寸法を小さく、かつ絶縁膜上の半導体層を使用せず、
半導体層中の欠陥の影響をつけにくり、安定に作成でき
る。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例の平面図
、第２図は第１図のｂ−ｂｌ線の断面図、第３図は同上
実施例の回路図、第４図は同上実施例における半導体柱
内の領域分布模式図、第５図は同上実施例の動作を説明
するためのタイムチャート、第６図（Ａ）ないし第６図
（Ｈ）はこの発明の半導体記憶装置の製造方法の工程断
面図、第７図はこの発明の半導体記憶装置の第２の実施
例の断面図、第８図は第７図の半導体記憶装置の回路図
、第９図は従来の半導体記憶装置の断面図、第１０図は
第９図の半導体記憶装置の平面図、第１１図は第９図の
半導体記憶装置の回路図、第１２図は第９図の半導体記
憶装置の動作を説明するためのタイムチャートである。 Ｔｒｉ・・・書き込みトランジスタ、Ｔｒ２・・・読み
出しトランジスタ、Ｔｒ３・・・電荷蓄積検知トランジ
スタ、Ｃ・・・電荷蓄積検知用キャパシタ、２２・・・
エピタキシャル層、２３・・・読み出しワード線ＷＬ２
．２６゜３２．３３・・・拡散層、３１・・・書き込み
ワード線ＷＬＩ、３７・・・書き込みピット線ＢＬＩ、
３８・・・読み出しビット線ＢＬ２．４０・・・半導体
柱、５４ａ・・・サイドウオール。 第１図 第１罎セゆ凹必凹 第３図 劉）１−実１ｆイグカ１乍ｎＭｈ示Ｔ；ｌイムテ一一ト
第５図 ＄１の寛肥ＩＦ＋ＪＩ７１工狂閃面図 第６図 ２１ａ−門井唾降基戒 Ｍ２ｎ８Ｍ！−イ？Ｉｊｃｎ工ｉ１！ｑｉｉｌＤＩ第７
図 第８図 第１Ｉ図

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体層中に溝を形成して分離された半導
   体柱の上部側壁にゲート絶縁膜を介してサイドウォール
   状に形成された書き込みワード線と兼用のゲート電極と
   上記半導体柱の上部の拡散層を書き込みセット線とつな
   がるソース電極とするとともに半導体柱の側壁表面の中
   央部から下部に形成された拡散層のドレイン電極を有す
   る書き込みトランジスタと、 （ｂ）上記ゲート絶縁膜と兼用のゲート電極と上記半導
   体柱の上部の拡散層を読み出しビット線と接続するソー
   ス電極と上記半導体柱の上部中心部のチャンネルをドレ
   イン電極とする読み出しトランジスタと、 （ｃ）上記書き込みトランジスタの上記ドレイン電極と
   兼用のゲート電極と上記溝の底部に形成され読み出しワ
   ード線につながる拡散層をソース電極とするとともに上
   記読み出しトランジスタのチャンネルをドレイン電極と
   する電荷蓄積検知トランジスタと、 （ｄ）上記書き込みトランジスタのドレイン電極と誘電
   体膜を介してこのドレイン電極と対向して上記溝内に形
   成されたセルプレートとにより形成された電荷蓄積用キ
   ャパシタと、 よりなる半導体記憶装置。
2. （２）（ａ）所定の導電型の半導体基板上にマスクをパ
   ターニングしてこのマスクにより上記半導体基板を格子
   状の溝と各溝間に半導体柱を形成するとともに溝の底部
   に電荷蓄積検知トランジスタのソースとなる拡散層を形
   成する工程と、 （ｂ）上記溝の底部に拡散層および素子分離用の酸化膜
   を形成後各溝の内壁面に読み出しトランジスタと書き込
   みトランジスタのドレインと電荷蓄積検知用キャパシタ
   の電極および電荷蓄積検知トランジスタのゲートとなる
   拡散層形成後電荷蓄積検知用キャパシタの誘電体および
   セルプレート電極材を所定の深さに形成する工程と、 （ｃ）上記セルプレート電極材上に層間絶縁膜を形成し
   かつ半導体基板に成長させたゲート絶縁膜を介して上記
   溝に書き込みトランジスタと読み出しトランジスタのゲ
   ートとなるサイドウォールを形成する工程と、 （ｄ）上記半導体柱上に書き込みトランジスタのソース
   層と読み出しトランジスタのソースをそれぞれ拡散する
   工程と、 よりなる半導体記憶装置の製造方法。