JP2011171726A - 半導体メモリ装置および半導体メモリ装置の駆動方法 - Google Patents

半導体メモリ装置および半導体メモリ装置の駆動方法 Download PDF

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Abstract

【課題】オフ状態のソースとドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースとドレインとを、それぞれ、読み出しビット線及びバイアス線に接続する。さらに、キャパシタの他方の電極を読み出しワード線に接続する。配線数を減らすために、読み出しビット線を書き込みビット線や他の列のバイアス線で代用する。
【選択図】図５

Description

本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積度がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１に記載されている。以下では、これらを、特に、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。
ＦＧＮＶＭでは、多段階（多値）のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。さらに、高い電圧を印加する関係で、ある程度以上（線幅５０ｎｍ以下）の集積度となると隣接する記憶セル間の干渉が生じるため、セルとの間を一定の間隔に保つ必要があった。
特開昭５７−１０５８８９号公報
このように従来の半導体メモリ装置は、一長一短があった。半導体メモリ装置としては、電源が切られた後も一定程度、例えば、１日以上、好ましくは１年以上、より好ましくは１０年以上、データを保持できるものが望まれる。また、書き込み回数の制限がないことが好ましく、１０億回以上の書き込みができることが望まれる。
また、集積度も重要で、最小線幅をＦとするとき、１つの記憶セルの占める面積は、従来、ＳＲＡＭで１００−１５０Ｆ２、ＤＲＡＭで８Ｆ２、ＮＡＮＤ型フラッシュメモリで４−６Ｆ２、ＮＯＲ型フラッシュメモリで６−１２Ｆ２であったが、４０Ｆ２以下、好ましくは１０Ｆ２以下、より好ましくは５Ｆ２以下であることが望まれる。
上記の点に関して、ＤＲＡＭやＳＲＡＭは電源が切られるとデータも消えてしまうので望ましくない。ＳＲＡＭに関しては、集積度に関しても、必要とされる大きさを下回っている。ＦＧＮＶＭにおいては、電源が切られた後も最低１０年はデータが保持されるという特長があったが、書き込み回数は１０万回以下であった。
上記を鑑み、本発明の一は、電源が切られた後も、１時間以上、好ましくは１日以上、より好ましくは１０年以上、データを保持できること、書き込み回数を１００万回以上とできること、さらに集積度が４０Ｆ２以下、好ましくは１０Ｆ２以下、より好ましくは５Ｆ２以下であること、という３つの条件を同時に克服する半導体メモリ装置を提供することを課題とする。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本来、印加される電位に応じて呼び名が決められるのであるが、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
本発明の第１は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成し、このような記憶セルを複数マトリクス状に配置する。また、これらに接続する配線として、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という５種類の配線を用意する。
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシタの他方の電極を読み出しワード線に接続する。
書き込みトランジスタのオフ状態でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、あるいは８５℃で１×１０−２０Ａ以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、バンドギャップが３電子ボルト以上の半導体、特に酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３電子ボルト以上３．６電子ボルト未満であるものが望ましい。また、電子親和力が４電子ボルト以上、好ましくは、４電子ボルト以上４．９電子ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が１×１０１４ｃｍ−３未満、好ましくは、１×１０１１ｃｍ−３未満であるものを用いるとよい。本発明者は、このような条件を満たす酸化物半導体は、例えば、１５０℃においても、室温で観測される半導体特性とほとんど変わらないことを見いだした。
読み出しトランジスタとしては、オフ状態でのソースとドレイン間リーク電流についての制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下であることが望ましい。
キャパシタの容量についてはＦＧＮＶＭとは異なり、特に制限はないが、キャパシタが大きいと集積度が下がるので、キャパシタの面積は、読み出しトランジスタのチャネル領域の面積（長方形のチャネルにおいては、チャネル幅×チャネル長）の１０分の１以上２倍未満、好ましくは１０分の１以上１倍未満とする。キャパシタの面積は１００ｎｍ２乃至０．０１μｍ２が好ましい。
キャパシタの誘電体は、必要に応じて、酸化ハフニウム、酸化ランタン、酸化イットリウム、酸化アルミニウム等の材料を用い、比誘電率を１０倍以上、好ましくは、１５倍以上としてもよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１０ｆＦ以下とすることが望ましい。
書き込みワード線、書き込みビット線、読み出しビット線、バイアス線および読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ましい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
図１（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されている。ここで、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは読み出しビット線Ｏｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１（Ａ）では、書き込みワード線Ｑｎと読み出しワード線Ｐｎは平行であり、また、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍは平行である。そして、書き込みワード線Ｑｎと読み出しワード線Ｐｎは、書き込みビット線Ｒｍ、読み出しビット線Ｏｍ、バイアス線Ｓｍと直交する。
図１（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺まで図示したものである。図から明らかなように、１行あたり２本、１列あたり３本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋３Ｍ）本の配線が必要である。
図１（Ａ）に示す記憶セルにデータを書き込むには、書き込みワード線Ｑｎに適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオン状態とする。その際の書き込みビット線Ｒｍの電位により、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に電荷が注入される。この際の電荷の注入量は、書き込みビット線Ｒｍの電位、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート容量、キャパシタＣ（ｎ，ｍ）の容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑｎに別の適切な電位を印加することによって、書き込みトランジスタＴｒ１（ｎ，ｍ）をオフ状態とする。書き込みトランジスタＴｒ１（ｎ，ｍ）のオフ状態でのリーク電流を１×１０−２０Ａ以下とすることにより、相当の長時間にわたり書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電荷はそのまま保持される。
読み出す際には、読み出しワード線Ｐｎに適切な電位を与え、読み出しトランジスタＴｒ２（ｎ，ｍ）がどのような状態となるかをモニターする。例えば、データとして、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に、電荷がないあるいは正の電荷がある、という２つの状態があるとする。読み出しトランジスタＴｒ２（ｎ，ｍ）がｎ型であり、バイアス線Ｓｍを適切な正の電位に保ち、読み出しワード線Ｐｎに、読み出しトランジスタＴｒ２（ｎ，ｍ）のしきい値以下の適切な電位を与えるものとする。
電荷がない場合には、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位はしきい値以下であるので、読み出しトランジスタＴｒ２（ｎ，ｍ）はオフ状態となり、ソースとドレイン間の抵抗は極めて大きい。このため、読み出しビット線Ｏｍの電位は、バイアス線Ｓｍの電位とは大きく異なる。しかし、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側に正の電荷があれば、読み出しワード線Ｐｎのゲート電位がしきい値以下であっても読み出しトランジスタＴｒ２（ｎ，ｍ）はオン状態となることがあり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じもしくは非常に近いものとなることがある。このようにして、どのようなデータが保持されているかを知ることができる。
同じ原理を用いて、１つの記憶セルに蓄えられた電荷量の大小を知ることができる。図４（Ａ）は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビット線Ｒｍの電位を変化させることにより、書き込みトランジスタＴｒ１のドレイン側の電荷Ｑを４段階の値（Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ０＜Ｑ１＜Ｑ２＜Ｑ３、Ｑ０は０以上）とする。読み出し時には、書き込みトランジスタＴｒ１（ｎ，ｍ）は絶縁体とみなせるので、書き込みワード線Ｑｎ、書き込みビット線Ｒｍとともに図面からは削除してある。
電荷Ｑの値に応じて、読み出しトランジスタＴｒ２（ｎ，ｍ）のみかけの特性が変化する。読み出しビット線Ｏｍの電位を０、バイアス線Ｓｍの電位をＶＳＨ（＞０）とし、読み出しワード線Ｐｎの電位を変化させると、読み出しトランジスタＴｒ２（ｎ，ｍ）に流れる電流量が変化する。その様子を図４（Ｂ）に示す。
電荷がもっとも多く保持されている場合（Ｑ＝Ｑ３）は、Ｖｇが負であっても十分大きな電流が流れ、オン状態となる。例えば、Ｖｇ＝ＶＰ１とすればオン状態となる。これをオフ状態とするには、Ｖｇを十分、大きな負の値（例えば、ＶＰＬ）とする必要がある。電荷量が２番目の場合（Ｑ＝Ｑ２）は、左から二番目の曲線となる。このとき、Ｖｇ＝ＶＰ２ではオン状態となる。しかし、Ｖｇ＝ＶＰ１ではオフ状態である。電荷量が３番目の場合（Ｑ＝Ｑ１）は、Ｖｇ＝ＶＰ２ではオフ状態であるが、Ｖｇ＝ＶＰ３ではオン状態となる。Ｑ＝Ｑ０であれば、Ｖｇ＝ＶＰ３でもオフ状態である。
すなわち、読み出しワード線Ｐｎに何段階かの電位を印加することにより、保持されている電荷量を知ることができる。最初、Ｖｇ＝ＶＰＬとしておく。この場合、保持されている電荷量にかかわらずオフ状態である。次に、Ｖｇ＝ＶＰ１とすると、保持されている電荷量がＱ３の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合は、保持されていた電荷量はＱ３であったと判断できる。
Ｖｇ＝ＶＰ２とすると、保持されている電荷量がＱ３もしくはＱ２の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ２であったと判断できる。
Ｖｇ＝ＶＰ３とすると、保持されている電荷量がＱ３もしくはＱ２もしくはＱ１の場合にのみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電荷量はＱ１であったと判断できる。また、この段階でもオン状態とならなかった場合には、電荷量はＱ０であったと判断できる。このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
このように、記憶セルに保持される電荷量を複数段階とすることによって多くのデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。これは、電荷量のばらつきが大きいと、図４（Ｂ）のＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３の間隔を大きくすることが必要となるためである。本発明の第１に示したマトリクス型の半導体記憶装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
また、ＦＧＮＶＭにおいては、書き込みや消去の際に非常に高い電圧をトランジスタに印加することが求められたが、本発明においては、トランジスタに印加する電圧を、書き込み時、読み出し時ともより小さくできる。そのため、キャパシタの容量と読み出しトランジスタのゲート容量との間に制約が少ない。
一般に、キャパシタの容量が読み出しトランジスタのゲート容量より大きいと、バイアス線と読み出しワード線に印加される電圧の多くの部分が読み出しトランジスタのゲートに印加されるので、読み出しトランジスタのゲートに印加される電圧が大きくなる。そのためより低い電圧でデータを読み出すことができる。
一方、キャパシタの容量が読み出しトランジスタのゲート容量より小さいと、バイアス線と読み出しワード線に印加される電圧の多くの部分がキャパシタに印加されるので、バイアス線と読み出しワード線の間に印加される電圧の多くの部分がキャパシタにかかってしまい、読み出しトランジスタのゲートに印加される電圧が小さくなる。したがって、より高い電圧を読み出しワード線とバイアス線の間に印加しないとデータを読み出せない。
しかしながら、本発明では、書き込み時、読み出し時ともトランジスタに必要とされる絶対的な電圧は、ＦＧＮＶＭに比べるとはるかに小さい。典型的には０．５ボルト乃至３ボルトであり、仮に、キャパシタの容量が読み出しトランジスタのゲート容量の３分の１としても、記憶セルに印加される電圧は最大で９ボルトである。しかも、このような電圧は、トランジスタのゲート絶縁膜に直接かかるわけではない。したがって、トランジスタが高い電圧のために劣化することはない。
このことは従来のＦＧＮＶＭとは全く異なる。従来のＦＧＮＶＭの一例として、ＮＡＮＤ型フラッシュメモリの記憶セルを図１３を用いて説明する。図１３（Ａ）は第ｎ行第ｍ列の記憶セル周辺の様子を上方よりみたものである。表面に素子分離領域１５１が形成された半導体ウェハ上にフローティングゲート１５３とコントロールゲート１５４を積層し、半導体ウェハに不純物領域１５２を設ける。
コントロールゲート１５４はワード線（・・、Ｗｍ−１、Ｗｍ、Ｗｍ＋１、・・）でもある。また、不純物領域は、フローティングゲート１５３が重なる部分で分断されているが、動作時にはビット線（・・、Ｂｍ−１、Ｂｍ、Ｂｍ＋１、・・）に接続する。
図１３（Ｂ）は図１３（Ａ）の点Ｘ１と点Ｘ２を結ぶ直線の断面の様子を示す。半導体ウェハ１５０上にフローティングゲート１５３とコントロールゲート１５４が積層し、また、それらにあわせて不純物領域１５２が設けられる。半導体ウェハ１５０とフローティングゲート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、それぞれ絶縁膜１５５、絶縁膜１５６が設けられる。
図１３（Ｃ）は図１３（Ａ）の点Ｙ１と点Ｙ２を結ぶ直線の断面の様子を示す。半導体ウェハ１５０上に、素子分離領域１５１を設け、その上にフローティングゲート１５３とコントロールゲート１５４が積層して設けられる。半導体ウェハ１５０とフローティングゲート１５３、フローティングゲート１５３とコントロールゲート１５４の間には、それぞれ絶縁膜１５５，絶縁膜１５６が設けられる。
このような記憶セルは、図１３（Ｄ）のような回路で表現できる。すなわち、フローティングゲート１５３と半導体ウェハ１５０との間で形成され、絶縁膜１５５を誘電体とする容量Ｃ１と、フローティングゲート１５３とコントロールゲート１５４との間で形成され、絶縁膜１５６を誘電体とする容量Ｃ２とが直列に接続したものである。
ところで、このようなＦＧＮＶＭの記憶セルにおいては、Ｃ１はＣ２よりも相当に小さいことが要求された。それは、書き込み時あるいはデータの消去時に半導体ウェハ１５０（あるいは不純物領域１５２）とフローティングゲート１５３との間に高電圧（１０ボルト以上）をかける必要からである。
仮に、Ｃ１＝Ｃ２であれば、半導体ウェハ１５０（あるいは不純物領域１５２）とフローティングゲート１５３との間の電圧を１０ボルトとするには、コントロールゲート１５４と半導体ウェハ１５０（あるいは不純物領域１５２）との間には２０ボルトもの電圧を印加しなければならない。
そのため、ＦＧＮＶＭではＣ１はＣ２の２分の１以下であることが望まれる。しかしながら、そのようにＣ２をＣ１より大きくするには、記憶セルの形状に制約をもたらすこととなる。図１３（Ｃ）に示すように、容量Ｃ１が必要とする面積Ｓ１は記憶セルのトランジスタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。
一方、容量Ｃ２の面積Ｓ２は、フローティングゲート１５３の上面の表面積と概略一致する。したがって、フローティングゲート１５３を必要以上に大きくしなければ、容量Ｃ２を十分に大きくすることができなかった。このことにより、従来のＦＧＮＶＭは、記憶セルの面積が必要以上に大きくなっていた。
本発明においてはこのような制約がないので、キャパシタの配置の自由度が高まり、記憶セルあたりの面積を縮小し、半導体メモリ装置の集積度をさらに高めることが可能である。
本発明の第２は、上記本発明の第１の構成における読み出しビット線を書き込みビット線で代用するものである。図５（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図５（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースも書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図５（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり２本の配線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋２Ｍ）本の配線が必要である。このように、本発明の第１の読み出しビット線を書き込みビット線で代用することにより、本発明の第１よりも配線数を減らすことができる。
本発明の第３は、上記本発明の第１の構成における読み出しビット線を別の列のバイアス線で代用するものである。図１４（Ａ）に、上記の構造を有する記憶セルを図示する。ここでは、第ｎ行第ｍ列の記憶セルを例にして説明する。図１４（Ａ）では、書き込みトランジスタＴｒ１（ｎ，ｍ）と読み出しトランジスタＴｒ２（ｎ，ｍ）とキャパシタＣ（ｎ，ｍ）からなる記憶セルが示されており、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレインは読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートおよびキャパシタＣ（ｎ，ｍ）の一方の電極に接続されている。
さらに、書き込みトランジスタＴｒ１（ｎ，ｍ）のゲートは書き込みワード線Ｑｎに、書き込みトランジスタＴｒ１（ｎ，ｍ）のソースは書き込みビット線Ｒｍに、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースは隣の列のバイアス線Ｓｍ−１に、読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインはバイアス線Ｓｍに、キャパシタＣ（ｎ，ｍ）の他方の電極は読み出しワード線Ｐｎに、それぞれ接続されている。
図１４（Ｂ）は第ｎ行第ｍ列の記憶セルの周辺を図示したものである。図から明らかなように、１行あたり２本、１列あたり２本の配線と、最初の列に１本のバイアス線が必要であるので、Ｎ行Ｍ列のマトリクスでは（２Ｎ＋２Ｍ＋１）本の配線が必要である。このように、本発明の第１の読み出しビット線を別の列のバイアス線で代用することにより、本発明の第１よりも配線数を減らすことができる。
以上、課題解決手段として３つの構成を示したが、本明細書では、それ以外の解決手段も開示している。また、上記３つの構成やその他の本明細書に開示された解決手段に、当業者によって自明な変更を加えても課題を解決できる。したがって、課題解決手段が上記の３つの構成に限られるものではない。
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き込み回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、ＦＧＮＶＭで問題となるような絶縁膜の劣化は起こりえない。条件の最適化により、１０億回の書き込みにおいても、トランジスタの主要な特性（しきい値電圧、オン電流、Ｓ値）には測定誤差範囲あるいは１％未満の変動しか観測されない。
また、用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１時間以上、好ましくは１日以上保持できる。さらには、好ましい条件を用いることにより、１年以上、あるいは１０年以上保持できる。
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度とか１年に１度とかとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
なお、従来のＤＲＡＭでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭでも実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用いられるトランジスタは従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
集積度に関しては、本発明では、上記のように、従来のＦＧＮＶＭのように記憶セルの大きさに制約がないので、キャパシタの面積を小さくすることにより集積度を上げることができる。
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。ＦＧＮＶＭのうち、いわゆるフラッシュメモリでは１つでもデータの書き換えをおこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、本発明の半導体メモリ装置では行ごとの書き換えであるので、必要最小限の操作で完了する。
また、ＦＧＮＶＭにおいては、フローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
これに対し、本発明の構成では、電荷の注入が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５ボルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０ボルト以下とできる。
このような比較的低い電圧であるため、隣接する素子との干渉あるいは隣接する素子への信号もれのような現象は、ＦＧＮＶＭよりも生じにくく、計算上は１つの記憶セルの１辺の長さを１０ｎｍまで小さくできる。
このような本発明の効果をさらに高めるためには、使用するトランジスタのＳ値を使用時の温度で５９ｍＶ／ｄｅｃ以上７０ｍＶ／ｄｅｃ以下、好ましくは、５９ｍＶ／ｄｅｃ以上６３ｍＶ／ｄｅｃ以下とするとよい。かくすることにより、必然的に半導体メモリ装置全体のしきい値のばらつきを低減できる。特に書き込みトランジスタが上記の範囲のＳ値を有すると、データの書き込みの際の電荷のばらつきが小さくなる。また、読み出しトランジスタが上記の範囲のＳ値を有すると、読み出しの際に読み出しワード線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値のデータを扱う上で有効である。
本発明の半導体メモリ装置の一例を示す図である。 実施の形態１の半導体メモリ装置の駆動方法（書き込み）を説明する図である。 実施の形態１の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 本発明の複数段階のデータの読み出し原理を説明する図である。 本発明の半導体メモリ装置の一例を示す図である。 実施の形態２の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 実施の形態３の半導体メモリ装置の配線のレイアウト等を示す図である。 実施の形態３の半導体メモリ装置の作製工程を示す図である。 実施の形態３の半導体メモリ装置の作製工程を示す図である。 実施の形態３の半導体メモリ装置の断面図である。 実施の形態４の半導体メモリ装置の作製工程を示す図である。 実施の形態５の半導体メモリ装置の回路図である。 従来のＦＧＮＶＭ（ＮＡＮＤ型フラッシュメモリ）の構造を示す図である。 本発明の半導体メモリ装置の一例を示す図である。 実施の形態６の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 実施の形態６の半導体メモリ装置の駆動方法（読み出し）を説明する図である。 実施の形態６の半導体メモリ装置の駆動方法（読み出し）を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、以下の実施の形態では、理解を容易にするため、パルスのタイミングや幅、高さ等は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう。
（実施の形態１）
本実施の形態では、図１（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。まず、書き込み方法について、図２を用いて説明する。書き込み時においては、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここですべての電位を０ボルトとする。
この状態で、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されない場合の書き込みワード線の電位をＶＱＬとし、印加されるパルスの電位をＶＱＨとする。図２（Ａ）に示すように、それぞれの行に順次、パルスを印加することにより、行ごとに書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジスタの特性を考慮して決定すればよい。
図では、各パルスが印加される時間は重ならないようにしているが、例えば、Ｑｎ−１にパルスが印加される時間の一部がＱｎにパルスが印加される時間と重なってもよい。また、ＶＱＬは、書き込みトランジスタＴｒ１のしきい値以下であることが必要であり、例えば−２ボルトとすることができる。また、ＶＱＨは書き込みトランジスタＴｒ１のしきい値以上であることが必要であり、例えば＋２ボルトとすることができる。
このとき、同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）にも信号を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、さまざまとすることができる。ここでは、ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３α（α＞０）という４段階とする。これらのパルスは書き込みワード線のパルスと完全に同期するのではなく、書き込みワード線のパルスが印加されて、一定の時間（τ１）をおいた後、印加され、書き込みワード線のパルスが終了した後、一定の時間（τ２）をおいた後、終了することが好ましい。ここで、τ１＜τ２あるいはτ１＞τ２としてもよいが、回路設計上、τ１＝τ２となるように設定することが好ましい。
図２（Ｂ）は、第ｎ行第ｍ列の記憶セルの状態を示しているが、ここでは、書き込みワード線Ｑｎの電位がＶＱＨとなったため、書き込みトランジスタＴｒ１（ｎ，ｍ）がオン状態となっている。そのため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン（すなわち、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲート）の電位は、そのときの書き込みビット線Ｒｍの電位、ＶＲＬ＋３αと同じ、あるいはそれに近い電位となる。
このようにして、各記憶セル内部の電位が決定される。内部の電位により、各書き込みトランジスタＴｒ１のドレイン側に生じる電荷量が決定される。ここで、電位ＶＲＬ、ＶＲＬ＋α、ＶＲＬ＋２α、ＶＲＬ＋３αに対応する電荷量を、それぞれ、Ｑ０、Ｑ１，Ｑ２，Ｑ３とすると、各記憶セルの電荷量は、表１のようになる。
電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３は図４（Ｂ）で説明した電荷量Ｑ０、Ｑ１，Ｑ２，Ｑ３に相当するものとする。これらの電荷は書き込みワード線の電位を適切に保つことにより、相当の長時間（１０時間以上）にわたって保持されうる。
次に読み出し方法について、図３（Ａ）および（Ｂ）を用いて説明する。図３（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）および書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬ、書き込みビット線の電位はＶＲＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、＋１ボルトとすることができる。さらに、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線の電位はパルス印加時以外は、ＶＰＬに保たれている。そして、図３（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
すると、パルスの印加によって、読み出しトランジスタＴｒ２がオン状態となる場合がある。例えば、図４（Ｂ）で説明したように、もっとも低い高さＶＰ１のパルスでオン状態となるのは、電荷量がＱ３であるセルの読み出しトランジスタＴｒ２であるので、読み出しビット線（・・、Ｏｍ−１、Ｏｍ、Ｏｍ＋１、・・）の電位を観測していれば、電荷量がＱ３であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス線の電位に近い値となるからである。
図３（Ａ）では、読み出しワード線Ｐｎ−１にパルスが印加された際に、読み出しビット線Ｏｍ＋１の電位が上昇（パルスが発生）し、また、読み出しワード線Ｐｎにパルスが印加された際に、読み出しビット線Ｏｍの電位が上昇する。このことから、第（ｎ−１）行第（ｍ＋１）列および第ｎ行第ｍ列の記憶セルの電荷量がＱ３であると特定できる。
次に、読み出しワード線に高さＶＰ２のパルスが印加された場合、電荷量がＱ３あるいはＱ２の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの電荷量がＱ３あるいはＱ２であるかを知ることができる。同じく、読み出しワード線に高さＶＰ３のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の電位が変動する。
以上で読み出しは終了するが、記憶セルごとに何回パルスが発生したかを記録することで、記憶セルに書き込まれていたデータを知ることができる。例えば、図３（Ａ）によれば、第ｎ行第ｍ列の記憶セルは、一連の読み出しにおいて、３回パルスを発生させている。これは、保持されていた電荷がＱ３であったために、読み出しワード線Ｐｎに印加されるすべてのパルスに応答して、オン状態となり、読み出しビット線Ｏｍの電位がバイアス線Ｓｍの電位と同じあるいはそれに近い値となったためである。
逆に、第（ｎ＋１）行第（ｍ−１）の記憶セルは、一回もパルスを発生させなかった。これはこの記憶セルの電荷量がＱ０と最も少なかったため、もっとも高いＶＰ３のパルスでもオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集計すると表２のようになる。以上のようにして、各記憶セルに記憶されていたデータを読み出すことができる。
（実施の形態２）
本実施の形態では、図５（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を書き込みビット線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
書き込み方法は、実施の形態１とほぼ同じである。バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を０ボルトとする。
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
次に読み出し方法について、図６（Ａ）および（Ｂ）を用いて説明する。以下の例では、行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデータのみを読み出すこともできる。図６（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）にそれぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬに保持するが、それ以外の電位としてもよい。また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）も一定の電位ＶＳＨに保持する。ＶＳＨとしては、例えば、＋１ボルトとすることができる。さらに、書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）の先には適切な大きさの負荷（抵抗）を接続し、負荷の先端の電位は一定の値（ここでは０Ｖ）に保つものとする。
また、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）の電位はパルス印加時以外は、ＶＰＬに保たれている。そして、図６（Ａ）に示すように、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）に順次、パルスを印加する。パルスの高さは、最初、ＶＰ１とし、これをすべての行に印加した後、次は、高さＶＰ２のパルスを順次、読み出しワード線に印加する。最後に、高さＶＰ３のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
このとき、書き込みビット線Ｒｍの電位をモニタすることにより読み出しワード線のパルスに応じた読み出しトランジスタＴｒ２の状態（オン状態あるいはオフ状態）を知ることができる。詳細は実施の形態１と同じであるので省略する。
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法について説明する。本実施の形態では、書き込みトランジスタＴｒ１は、亜鉛とインジウムを含有する酸化物半導体を用い、読み出しトランジスタＴｒ２としては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタＴｒ１は読み出しトランジスタＴｒ２の上に設けられた積層構造となる。
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタＴｒ２とし、その上に、酸化物半導体を半導体層として用いたトランジスタを形成して、これを書き込みトランジスタＴｒ１とする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
図７に本実施の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。図７（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板には素子分離領域１０２が設けられる。また、素子分離領域１０２以外の部分上には、導電性の材料やドーピングされたシリコンを用いた配線１０６ｃ、配線１０６ｄが形成され、読み出しトランジスタＴｒ２のソース１０６ａ、ドレイン１０６ｂと接続している。配線１０６ｃ、１０６ｄは、それぞれ、書き込みビット線、バイアス線となる。ソース１０６ａとドレイン１０６ｂは読み出しトランジスタＴｒ２のゲート電極１１１で分離されている。ソース１０６ａには接続電極１１０を設けて、上層の配線と接続させる。
図７（Ｂ）は酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。図７（Ｂ）に示される配線や電極等は図７（Ａ）の回路の上に形成される。ここには島状の酸化物半導体領域１１２と書き込みワード線１１４ａ、読み出しワード線１１４ｂが形成される。書き込みワード線１１４ａの一部は酸化物半導体領域１１２と重なって、書き込みトランジスタＴｒ１のゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と物理的に接触する。また、読み出しワード線１１４ｂは、ゲート電極１１１と重なる部分において、キャパシタＣを形成する。
図７（Ａ）および（Ｂ）を重ね合わせると、図７（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。なお、図７（Ａ）乃至（Ｃ）の点Ａ、Ｂ、Ｃ、Ｄは同じ位置を示すものである。このような素子のデザインルールは、実施者が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を１０ｎｍ以上０．４μｍ以下、チャネル長を１０ｎｍ以上０．４μｍ以下とするとよい。
なお、図７においては、読み出しワード線１１４ｂがゲート電極１１１と重なる部分（すなわち、キャパシタ）における読み出しワード線１１４ｂの幅を書き込みトランジスタの書き込みワード線の幅（チャネル幅）とほぼ同じとしたが、チャネル幅の０．５倍以上１．５倍以下とすることが好ましい。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図８および図９は図７の点Ａと点Ｂを結ぶ断面である。まず、公知の半導体製造技術を用いて、図８（Ａ）に示すように、単結晶シリコン基板１０１上に素子分離領域１０２，ドーピングされたシリコンを用いて不純物領域１０５ａ、１０５ｂ、ゲート絶縁膜１０３、ダミーゲート１０４を形成する。
ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。ゲート絶縁膜の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量をその後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好ましい。
不純物領域１０５ａ、１０５ｂ上には、シリサイド領域を設けて導電性を高めてもよい。本明細書では、このようにして設けられたシリサイド領域や不純物領域を、ソース１０６ａ、ドレイン１０６ｂと呼ぶ。また、図７（Ａ）に関連して説明したように、それらは書き込みビット線として機能する配線１０６ｃ、バイアス線として機能する配線１０６ｄと接続している。
次に図８（Ｂ）に示すように、層間絶縁物１０７を形成する。層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そして、化学的機械的研磨（ＣＭＰ）法により、層間絶縁物１０７を平坦化しつつ、エッチングし、ダミーゲート１０４が露出した時点でエッチングを停止する。そして、図８（Ｃ）に示すように、ダミーゲートを選択的に除去して、空孔部１０８を形成する。また、図８（Ｄ）に示すように、コンタクトホール１０９も形成する。
そして、導電性材料の単層膜あるいは積層膜を堆積し、これを平坦化して、図８（Ｅ）に示すように、空孔部１０８とコンタクトホール１０９に、それぞれ、ゲート電極１１１、接続電極１１０を形成する。その後、アルゴン等の希ガスのイオンを用いた表面処理をおこない、層間絶縁物１０７の表面の水素濃度を低下させてもよい。ゲート電極１１１、接続電極１１０の材料としては、後に形成する酸化物半導体膜とオーミック接触を形成する材料が好ましい。
そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［電子ボルト］の関係を満たせばよい。例えば、チタン、モリブテン、窒化チタン等である。
ついで、厚さ３乃至３０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むことが好ましい。図９（Ａ）に示すように、この酸化物半導体膜をエッチングして島状の酸化物半導体領域１１２を形成する。半導体特性を改善するため酸化物半導体領域１１２に熱処理を施してもよい。かくして、ゲート電極１１１と酸化物半導体領域１１２および接続電極１１０と酸化物半導体領域１１２が接触する。
その後、図９（Ｂ）に示すようにゲート絶縁膜１１３をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１３の厚さは２０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１９ｃｍ−３以下が好ましい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。ゲート絶縁膜１１３はキャパシタの誘電体でもあり、比誘電率が１０以上の材料を用いることが好ましい。
ゲート絶縁膜形成後にも半導体特性を改善するため熱処理をしてもよい。その後、導電性材料により書き込みワード線１１４ａと読み出しワード線１１４ｂ（図９には図示せず）を形成する。書き込みワード線１１４ａの一部は酸化物半導体を用いたトランジスタのゲート電極となる。書き込みワード線１１４ａと読み出しワード線１１４ｂの材料としては、その仕事関数が酸化物半導体の電子親和力より０．５電子ボルト以上高い材料が好ましい。例えば、タングステン、金、白金、ｐ型シリコン等である。
その後、図９（Ｃ）に示すように、公知のイオン注入法を用いて、酸化物半導体領域に酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜１１３，酸化物半導体領域１１２に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。
酸化物半導体は上記のようなイオン注入により、酸素欠損が生じて、ｎ型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。もちろん、酸化物半導体においても、イオン注入後に熱処理をおこなってもよい。かくして、酸化物半導体領域１１２中にｎ型の導電性を示す領域１１５ａ、１１５ｂを形成する。これらの領域のキャリア（電子）濃度が１×１０−１９ｃｍ−３以上となるようにイオン注入条件を設定することが好ましい。
以上で、基本的な素子構造は完成する。その後、単層もしくは多層の薄膜よりなる層間絶縁物１１７を形成する。そして、その表面を平坦化して、酸化物半導体領域に達するコンタクトホールを形成し、接続電極１１６を埋め込む。その後、配線１１８を形成する。配線１１８は書き込みビット線として機能する配線１０６ｃと平行に走る配線であり、配線１０６ｃの実質的な抵抗を低減する目的で形成する。同様な配線を、書き込みワード線１１４ａや読み出しワード線１１４ｂと平行に形成してもよい。かくして、図９（Ｄ）に示される半導体メモリ装置の記憶セルが作製される。
図１０には、図７の点Ｃから点Ｄにかけての断面図を示す。図に示されるように、ゲート電極１１１と読み出しワード線１１４ｂの間に、ゲート絶縁膜１１３を誘電体とするキャパシタ１２０が形成される。キャパシタ１２０の容量はゲート電極１１１と読み出しワード線１１４ｂの重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下とすることが好ましい。
半導体メモリ装置の集積度をあげる観点からはキャパシタ１２０の面積は、読み出しトランジスタＴｒ２のチャネル幅とチャネル長で定義される面積（以下、ＳＴｒ１とする）の２倍以下、好ましくは、ＳＴｒ１の１／１０以上ＳＴｒ１の１倍未満とすることが好ましい。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる半導体メモリ装置の記憶セルの作製方法について図１１を用いて説明する。実施の形態３と同様に、単結晶シリコン基板１０１上に素子分離領域１０２，ソース、ドレイン、ゲート絶縁膜、ダミーゲートを形成する。そして、層間絶縁物１０７を形成した後、層間絶縁物１０７を平坦化しつつ、エッチングし、ダミーゲートを選択的に除去して、図１１（Ａ）に示すように、空孔部１０８を形成する。また、コンタクトホール１０９も形成する。
その後、空孔部１０８およびコンタクトホール１０９を埋めて、導電性材料により被膜を形成し、これをパターニングして、電極１１０ａ、電極１１１ａを形成する。このとき、電極１１０ａと１１１ａの間隔は、酸化物半導体を用いたトランジスタのチャネル長となる。また、用いる導電性材料は実施の形態３のゲート電極１１１、接続電極１１０と同様に、酸化物半導体の電子親和力を考慮して決定すればよい。少なくとも、その後に形成する酸化物半導体膜に接する部分には酸化物半導体の電子親和力と仕事関数が同程度もしくはそれ以下の導電性材料を設けることが好ましい。
さらに、図１１（Ｂ）に示すように、酸化珪素等の絶縁被膜１１９を適切な厚さに形成する。そして、図１１（Ｃ）に示すように、絶縁被膜１１９と電極１１０ａ、１１１ａをエッチングして平坦化する。かくして、接続電極１１０ｂおよび読み出しトランジスタのゲート電極１１１ｂが得られる。また、絶縁被膜１１９はエッチングされ、絶縁被膜１１９ａとなる。
その後、厚さ３乃至１０ｎｍの酸化物半導体膜１１２ａを形成する。半導体特性を改善するため酸化物半導体膜１１２ａに熱処理を施してもよい。酸化物半導体膜の抵抗率は１０×１０１０Ωｍ以上となるようにする。かくして、ゲート電極１１１ｂと酸化物半導体膜１１２ａおよび接続電極１１０ｂと酸化物半導体膜１１２ａが接触する。
その後、図１１（Ｄ）に示すようにゲート絶縁膜１１３とゲート電極１１４ｃを形成する。ゲート電極１１４ｃの材料としては、実施の形態３の書き込みワード線１１４ａおよび読み出しワード線１１４ｂと同様に、酸化物半導体の電子親和力を考慮して選択すればよい。本実施の形態は、実施の形態３のようなイオン注入をしなくともトランジスタ特性を得られる。
（実施の形態５）
実施の形態２で示した半導体メモリ装置は、実施の形態１で示した半導体メモリ装置の読み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では、以下の理由により、書き込み時に消費電力が多くなるという問題がある。
例えば、第ｎ行第ｍ列の記憶セルに正の電荷が保持された結果、当該セルの読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となることがある。このトランジスタのドレインはバイアス線Ｓｍに、ソースは書き込みビット線Ｒｍに接続されている。書き込み時にはバイアス線Ｓｍは一定の電位に保たれている一方、Ｒｍは、同じ列の他の記憶セルにデータを書き込むため常に電位が変動する。この結果、書き込み時には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に電流が流れることとなる。
このような電流を防止するためには、書き込み時に、バイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位と同じになるように、書き込みビット線Ｒｍに流すのと同じ信号を同じ位相でバイアス線に流せばよい。あるいは、バイアス線Ｓｍに流す信号を書き込みビット線Ｒｍと同期させればよい。
図１２（Ａ）は、本実施の形態における、第ｎ行第ｍ列の記憶セルに印加される電位を説明するための図である。図に示される状態では、書き込みワード線Ｑｎの電位はＶＱＨとなり、書き込みトランジスタＴｒ１（ｎ，ｍ）はオン状態となる。このため、書き込みトランジスタＴｒ１（ｎ，ｍ）のドレイン側の電位は、書き込みビット線Ｒｍの電位と同じか、近いものとなり、ここでは、読み出しトランジスタＴｒ２（ｎ，ｍ）がオン状態となるものとする。
読み出しトランジスタＴｒ２（ｎ，ｍ）のソースに接続する書き込みビット線Ｒｍと読み出しトランジスタＴｒ２（ｎ，ｍ）のドレインに接続するバイアス線Ｓｍの電位が異なれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のゲートの電位によっては読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレイン間に電流が流れることがある。しかしながら、本実施の形態では、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を同じとなるようにするので、理論的には、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間には電流は流れない。
また、書き込みビット線Ｒｍとバイアス線Ｓｍの電位を完全に同じとしなくとも、実効的な電位差が十分に小さくなるようにバイアス線Ｓｍの電位を書き込みビット線Ｒｍの電位にあわせれば、読み出しトランジスタＴｒ２（ｎ，ｍ）のソースとドレインの間に流れる電流を十分に削減できる。本実施の形態の効果を享受するには、バイアス線Ｓｍの電位と書き込みビット線Ｒｍの電位の位相のずれを５％以下とすることが好ましい。
このような信号をバイアス線に送るには、図１２（Ｂ）に示すように、半導体メモリ装置のマトリクスへ信号を入力する部分にスイッチングトランジスタＴｒ３を設ければよい。スイッチングトランジスタＴｒ３は各列に設けられ、ソースとドレインを、それぞれ、各列の書き込みビット線とバイアス線に接続する。また、ゲートは書き込みビット線とバイアス線に直交する制御用配線Ｔに接続される。
書き込み時に、すべてのバイアス線をフローティングにした上で、Ｔに適切な信号を印加することで、すべてのスイッチングトランジスタＴｒ３をオン状態として、各列のバイアス線の電位を書き込みビット線と概略等しくすることができる。図１２（Ｂ）では、スイッチングトランジスタＴｒ３を用いて書き込みビット線とバイアス線の電位を概略同じとする方法を示したが、同じような機能を有する機構を複数のトランジスタやダイオード、キャパシタ等を用いて構成してもよい。
（実施の形態６）
本実施の形態では、図１４（Ａ）および（Ｂ）に示す半導体メモリ回路の動作について説明する。なお、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路は、本実施の形態以外の方法でも動作するので、図１４（Ａ）および（Ｂ）に示される半導体メモリ回路を必ずしも、本実施の形態に示すような方法で動作させなければならないというものではない。
ここでは、書き込みトランジスタＴｒ１および読み出しトランジスタＴｒ２は、ともにｎ型であるものとする。本実施の形態は、実施の形態１の読み出しビット線を他の列のバイアス線で代用したものである。先に説明した通り、このような構造とすることにより、半導体メモリ装置の配線を実施の形態１の場合よりも削減できる。
書き込み方法は、実施の形態１とほぼ同じである。バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）、読み出しワード線（・・、Ｐｎ−１、Ｐｎ、Ｐｎ＋１、・・）は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべての電位を０ボルトとする。
そして、図２（Ａ）に示すように、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に書き込みビット線（・・、Ｒｍ−１、Ｒｍ、Ｒｍ＋１、・・）に信号を印加することにより、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態１と同様に表１のようになる。
次に読み出し方法について、図１５乃至図１７を用いて説明する。図１５（Ｂ）に示すように、読み出し時には、書き込みワード線（・・、Ｑｎ−１、Ｑｎ、Ｑｎ＋１、・・）には、それぞれ一定の電位を印加する。書き込みワード線には、書き込みトランジスタのしきい値以下の電位を印加する必要がある。ここでは、書き込みワード線の電位はＶＱＬに保持するが、それ以外の電位としてもよい。
また、バイアス線（・・、Ｓｍ−１、Ｓｍ、Ｓｍ＋１、・・）は、読み出す列に応じて電位ＶＳＨもしくはＶＳＬ（ＶＳＨ＞ＶＳＬ）に保持するか、電位判定回路を接続する。電位判定回路の中に、電位を供給する手段を有してもよい。電位判定回路は各列に設けられ、第ｍ列の記憶セルの読み出し時に、第ｍ列のバイアス線Ｓｍに電気的に接続するようにする。
電位判定回路は、少なくとも、バイアス線に接続できる配線からの端子と電位計測手段と、キャパシタと、キャパシタを電位計測手段もしくは上記端子のいずれか１つに接続を切り替えるスイッチング機構とを有する。バイアス線Ｓｍは、第ｍ列のデータの読み出し時にスイッチング機構により、キャパシタ、電位計測手段のいずれか１つと接続される。
図１６（Ｂ）には、第ｍ列の電位判定回路とバイアス線ＳｍにＶＳＬあるいはＶＳＨのいずれかの電位を供給する手段とを示す。バイアス線Ｓｍは、切り替えスイッチＳＷ１ｍによって、これらのひとつと接続できる。第ｍ列の電位判定回路においては、図１６（Ｂ）に示すように、切り替えスイッチＳＷ２ｍと電位計測手段ＶｍとキャパシタＣｍとＶＳＬの電位を供給する手段に接続する端子を有し、切り替えスイッチＳＷ２ｍは、バイアス線Ｓｍ側の配線、上記端子もしくは電位計測手段Ｖｍのいずれかとキャパシタとを接続させる。データの読み出し以外の場合には、キャパシタと上記端子を接続することにより、キャパシタの電位をＶＳＬとしておくとよい。
以下に第ｎ行第ｍ列のデータを読み出す方法を示す。図１４（Ａ）の回路は、読み出し時には、図１６（Ａ）の等価回路で表現される。したがって、第ｎ行第ｍ列の記憶セルやその周辺の記憶セルは、読み出し時には図１６（Ｂ）に示されるようなマトリクスで表現される。第ｍ列の記憶セルのデータを読み出すときには、第（ｍ−１）列より左の列のバイアス線の電位をＶＳＨ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＬとする。
また、第ｍ列のバイアス線Ｓｍは、電位判定回路に接続される前には、切り替えスイッチＳＷ１ｍによって、電位をＶＳＬとなるようにしておく。そして、切り替えスイッチＳＷ１ｍによって、バイアス線Ｓｍと電位判定回路を接続する。また、このとき、電位判定回路においては、バイアス線ＳｍとキャパシタＣｍが接続された状態となっている。キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬとなるように、キャパシタＣｍは蓄電されている。
バイアス線Ｓｍ−１より左の記憶セルおよびバイアス線Ｓｍ＋１より右側の記憶セルは、いずれも、読み出しトランジスタのソースとドレインが同電位であるので、電流は流れないので、回路から無視できる。また、読み出しワード線Ｐｎに接続された記憶セル以外の記憶セルも、読み出しトランジスタはオフ状態であるので、回路から無視できる。
その結果、注目すればよい回路は、図１７（Ａ）に示されるように、バイアス線Ｓｍをはさんだ、第ｎ行第ｍ列の記憶セルと第ｎ行第（ｍ＋１）列の記憶セルであり、なかでも、それぞれの読み出しトランジスタＴｒ２（ｎ，ｍ）とＴｒ２（ｎ，ｍ＋１）を中心とする回路である。これらのトランジスタは第ｎ行の読み出しワード線Ｐｎの電位によってオン状態あるいはオフ状態となる。
トランジスタはオフ状態では、非常に大きな抵抗となり、回路は遮断されると考えられる。この状態は非常に小さな容量のキャパシタとして表現できる。一方、トランジスタはオン状態でも有限の抵抗を持つ。したがって、読み出しトランジスタＴｒ２（ｎ，ｍ）とＴｒ２（ｎ，ｍ＋１）のオンオフ（すなわち、第ｎ行第ｍ列の記憶セルおよび第ｎ行第（ｍ＋１）列の記憶セルのデータ）の組み合わせにより、図１７（Ｂ）乃至（Ｅ）に示されるような等価回路となる。
例えば、読み出しトランジスタＴｒ２（ｎ，ｍ）がオフで、読み出しトランジスタＴｒ２（ｎ，ｍ＋１）がオンの場合は、図１７（Ｂ）に示すような回路となる。同様に、読み出しトランジスタＴｒ２（ｎ，ｍ）がオンで、読み出しトランジスタＴｒ２（ｎ，ｍ＋１）がオフの場合は、図１７（Ｃ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ）、Ｔｒ２（ｎ，ｍ＋１）ともオンの場合は、図１７（Ｄ）に示すような回路、読み出しトランジスタＴｒ２（ｎ，ｍ）、Ｔｒ２（ｎ，ｍ＋１）ともオフの場合は、図１７（Ｅ）に示すような回路になる。
ここで、各トランジスタのオン状態における抵抗値は、トランジスタの大きさや形状を同様にすれば、近いものとなる。全く同じ大きさのトランジスタであれば同じ抵抗値となる。記憶セルに用いられるトランジスタはすべて同じものとなるように設計されているので、各トランジスタは概略同じ抵抗を示すものとして扱ってよい。
回路が安定して電流が流れなくなったとき（定常状態となったとき、すなわち、キャパシタＣｍがその状態に応じた電荷を蓄積したとき）の、キャパシタＣｍのバイアス線Ｓｍ側の電位は、理想的には、図１７（Ｂ）では、ＶＳＬ、図１７（Ｃ）では、ＶＳＨ、図１７（Ｄ）では、ＶＳＨ／２、図１７（Ｅ）ではＶＳＬとなる。図１７（Ｅ）では、バイアス線は初期の状態と変わらないので、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬである。
ここで、Ｔｒ２（ｎ、ｍ）がオフ状態（図１７（Ｂ）と図１７（Ｅ）の状態）であれば、Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬとなる。あるいは、Ｔｒ２（ｎ、ｍ）がオン状態（図１７（Ｃ）と図１７（Ｄ）の状態）であれば、Ｔｒ（ｎ、ｍ＋１）の状態にかかわらず、キャパシタＣｍのバイアス線Ｓｍ側の電位はＶＳＬ以外の値となる。したがって、キャパシタＣｍのバイアス線Ｓｍ側の電位を観測することによって、Ｔｒ２（ｎ、ｍ）の状態を知ることができる。
ＶＳＨ、ＶＳＬの値としては、例えば、それぞれ、＋１ボルト、０ボルトとすることができる。キャパシタＣｍのバイアス線側の電位は切り替えスイッチＳＷ２ｍによって、キャパシタＣｍと電位計測手段Ｖｍとを接続することにより測定することができる。接地電位を０ボルトとすれば、電位計測手段Ｖｍによって、キャパシタＣｍに０Ｖ以外の何らかの電荷が充電されていたことが観測できれば、Ｔｒ２（ｎ、ｍ）はオン状態であったということを知ることができる。あるいは、キャパシタＣｍの電位が０Ｖであれば、Ｔｒ２（ｎ、ｍ）はオフ状態であったということを知ることができる。
すなわち、記憶セルに表１に示されるデータが入力されていた場合には、読み出しワード線Ｐｎ−１、Ｐｎ、Ｐｎ＋１に図１５（Ａ）で示されるパルスを入力すれば、図１５（Ａ）のＶｍに示されるような電位の変動が観測される。ここで、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３は、図４（Ｂ）で説明した、ＶＰＬ、ＶＰ１、ＶＰ２、ＶＰ３に相当するものとする。
図１５（Ａ）に示されるパルスの波形は、波高が揃っていないことを除けば、図３（Ａ）のＯｍで示されるパルスの数と同じである。すなわち、実施の形態１と同様に、各記憶セルに対応するパルスを数えれば、その記憶セルに保持されていた多値のデータを知ることができる。
以上の例では、第（ｍ−１）列より左の列のバイアス線の電位をＶＳＨ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＬとしたが、逆に、第（ｍ−１）列より左の列のバイアス線の電位をＶＳＬ、第（ｍ＋１）列より右のバイアス線の電位をＶＳＨとしてもよい。
（実施の形態７）
実施の形態５で指摘したように、実施の形態２で示した半導体メモリ装置の駆動方法では書き込み時に消費電力が多くなるという問題がある。本実施の形態では、それを削減する駆動方法を説明する。
本実施の形態では、当該行の書き込み時以外において、読み出しワード線の電位を書き込みトランジスタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態となるように保持するものである。例えば、読み出しトランジスタがｎ型であれば、読み出しワード線を十分に大きな負の電位に保つ。書き込みトランジスタのドレイン側に保持される電荷量が図４（Ｂ）に示される４段階（Ｑ０、Ｑ１、Ｑ２、Ｑ３）であれば、例えば、読み出しワード線の電位をＶＰＬ以下とすれば、読み出しトランジスタは、常時、オフ状態であるため、読み出しトランジスタのソースとドレイン間に電流は流れない。
具体的には、以下のように書き込みをおこなう。図５（Ａ）の第ｎ行第ｍ列の記憶セルにおいて、バイアス線Ｓｍの電位は常に一定の値、例えば、０とする。また、データを書き込む際には、読み出しワード線Ｐｎも電位を、例えば、０とする。書き込みワード線ＱｎはＶＱＨとすれば、書き込みトランジスタＴｒ１（ｎ、ｍ）はオン状態となる。もし、書き込みビット線Ｒｍが何らかの電位であれば、読み出しトランジスタＴｒ２（ｎ、ｍ）のゲートの電位がしきい値以上となり、読み出しトランジスタＴｒ２（ｎ、ｍ）もオン状態となる。すると、この記憶セルに書き込む間だけ、読み出しトランジスタＴｒ２（ｎ、ｍ）のソースとドレイン間に電流が流れることがある。
次に、他の行の記憶セルの書き込み時について説明する。この場合もバイアス線Ｓｍの電位は０である。一方、書き込みビット線Ｒｍには、他の行の書き込みのために絶えずパルスが送られている。また、書き込みワード線Ｑｎの電位はＶＱＬとなり、書き込みトランジスタＴｒ１（ｎ、ｍ）はオフ状態である。一方、読み出しワード線Ｐｎの電位はＶＰＬ（ＶＰＬ＞ＶＱＬ）以下とする。
すると、書き込みトランジスタＴｒ１（ｎ、ｍ）のドレイン側に保持されている電荷量にかかわらず、読み出しトランジスタＴｒ２（ｎ、ｍ）はオフ状態である。したがって、読み出しトランジスタＴｒ２（ｎ、ｍ）のソースとドレイン間に電流は流れない。なお、書き込みトランジスタＴｒ１（ｎ、ｍ）のドレインにかかる電位はＶＱＬよりも高いので、書き込みトランジスタＴｒ１（ｎ、ｍ）がオンとなることはない。
本実施の形態では、当該行の書き込み時には、読み出しトランジスタのソースとドレイン間に電流が流れることがあるが、その他の行の書き込み時には電流を遮断することができる。したがって、実施の形態５の場合よりは、電力の消費は大きくなるが、比較的簡単に、かつ、実施の形態２の場合より消費電力が減らせる。
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ａ 不純物領域
１０５ｂ 不純物領域
１０６ａ ソース
１０６ｂ ドレイン
１０６ｃ 配線
１０６ｄ 配線
１０７ 層間絶縁物
１０８ 空孔部
１０９ コンタクトホール
１１０ 接続電極
１１０ａ 電極
１１０ｂ 接続電極
１１１ ゲート電極
１１１ａ 電極
１１１ｂ ゲート電極
１１２ 酸化物半導体領域
１１２ａ 酸化物半導体膜
１１３ ゲート絶縁膜
１１４ａ 書き込みワード線
１１４ｂ 読み出しワード線
１１４ｃ ゲート電極
１１５ａ ｎ型の導電性を示す領域
１１５ｂ ｎ型の導電性を示す領域
１１６ 接続電極
１１７ 層間絶縁物
１１８ 配線
１１９ 絶縁被膜
１１９ａ 絶縁被膜
１２０ キャパシタ
１５０ 半導体ウェハ
１５１ 素子分離領域
１５２ 不純物領域
１５３ フローティングゲート
１５４ コントロールゲート
１５５ 絶縁膜
１５６ 絶縁膜

Claims (6)

  1. 少なくとも第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
    前記第１の配線と前記第２の配線は平行であり、
    前記第３の配線乃至前記第５の配線は平行であり、
    前記第１の配線と前記第３の配線は直交し、
    前記記憶セルの各々は、少なくとも第１のトランジスタと第２のトランジスタとキャパシタを有し、
    各記憶セルにおいて、それぞれの第１のトランジスタのドレインは第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
    前記第１の記憶セルの第１のトランジスタのゲートは前記第１の配線に接続し、
    前記第１の記憶セルの第１のトランジスタのソースは前記第５の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのソースは前記第３の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのドレインは前記第４の配線に接続し、
    前記第１の記憶セルのキャパシタの他方の電極は前記第２の配線に接続し、
    前記第１の記憶セルのキャパシタの面積は、前記第１の記憶セルの第２のトランジスタのチャネル領域の面積の２倍未満であることを特徴とする半導体メモリ装置。
  2. 少なくとも第１の配線、第２の配線、第３の配線、第４の配線と、第１の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
    前記第１の配線と前記第２の配線は平行であり、
    前記第３の配線と前記第４の配線は平行であり、
    前記第１の配線と前記第３の配線は直交し、
    前記記憶セルの各々は、少なくとも第１のトランジスタと第２のトランジスタとキャパシタを有し、
    各記憶セルにおいて、それぞれの第１のトランジスタのドレインは第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
    前記第１の記憶セルの第１のトランジスタのゲートは前記第１の配線に接続し、
    前記第１の記憶セルの第１のトランジスタのソースは前記第３の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのソースは前記第３の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのドレインは前記第４の配線に接続し、
    前記第１の記憶セルのキャパシタの他方の電極は前記第２の配線に接続し、
    前記第１の記憶セルのキャパシタの面積は、前記第１の記憶セルの第２のトランジスタのチャネル領域の面積の２倍未満であることを特徴とする半導体メモリ装置。
  3. 少なくとも第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セルと第２の記憶セルを含む複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、
    前記第１の配線と前記第２の配線は平行であり、
    前記第３の配線乃至前記第５の配線は平行であり、
    前記第１の配線と前記第３の配線は直交し、
    前記第１および第２の記憶セルの各々は、少なくとも、第１のトランジスタと第２のトランジスタとキャパシタを有し、
    前記第１および第２の記憶セルにおいて、それぞれの第１のトランジスタのドレインは第２のトランジスタのゲートおよびキャパシタの一方の電極に接続し、
    前記第１の記憶セルの第１のトランジスタのゲートは前記第１の配線に接続し、
    前記第１の記憶セルの第１のトランジスタのソースは前記第５の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのソースは前記第３の配線に接続し、
    前記第１の記憶セルの第２のトランジスタのドレインは前記第４の配線に接続し、
    前記第１の記憶セルのキャパシタの他方の電極は前記第２の配線に接続し、
    前記第２の記憶セルの第２のトランジスタのドレインは前記第３の配線に接続し、
    前記第１の記憶セルのキャパシタの面積は、前記第１の記憶セルの第２のトランジスタのチャネル領域の面積の２倍未満であることを特徴とする半導体メモリ装置。
  4. 請求項１乃至３記載のいずれか一において、データの書き込み時に、前記第３の配線と前記第４の配線に同じ信号を印加する目的の機構もしくは機能を有することを特徴とする半導体メモリ装置。
  5. 請求項１乃至４記載のいずれか一において、前記第２の配線の幅が前記第１のトランジスタのチャネル幅の０．５倍以上１．５倍以下であることを特徴とする半導体メモリ装置。
  6. 請求項１乃至５記載の半導体メモリ装置において、データの書き込み時には、前記第３の配線と前記第４の配線に同じ信号を印加することを特徴とする半導体メモリ装置の駆動方法。
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