KR20140074384A - 반도체 장치 - Google Patents

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KR20140074384A
KR20140074384A KR1020147012320A KR20147012320A KR20140074384A KR 20140074384 A KR20140074384 A KR 20140074384A KR 1020147012320 A KR1020147012320 A KR 1020147012320A KR 20147012320 A KR20147012320 A KR 20147012320A KR 20140074384 A KR20140074384 A KR 20140074384A
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semiconductor film
gate insulating
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타츠야 혼다
마사시 츠부쿠
유스케 노나카
타카시 시마즈
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

게이트 절연막 근방의 산화물 반도체막에 포함되는 불순물 원소 농도가 저감된다. 또한, 게이트 절연막 근방의 산화물 반도체막의 결정성을 향상시킨다. 반도체 장치는 기판 위에 산화물 반도체막을 포함하고, 산화물 반도체 막 위에 소스 전극과 드레인 전극을 포함하고, 실리콘을 포함한 산소를 포함하고 산화물 반도체막 위에 형성되는 게이트 절연막 및 게이트 절연막 위에 게이트 전극을 포함한다. 산화물 반도체막은 실리콘 농도가 1.0 원자% 이하의 농도인 영역을 포함하고, 적어도 이 영역은 결정부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 및 반도체 장치의 제작 방법에 관한 것이다.
본 명세서에서, 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 이와 같은 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서는 예를 들면 실리콘계 반도체 재료가 널리 알려져 있는데; 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 포함하는 활성층의 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체를 포함한 트랜지스터는 비정질 실리콘을 포함한 트랜지스터보다 높은 온 특성(온 전류 등)을 가진다. 이 산화물 반도체를 포함한 트랜지스터를 고기능 디바이스에 응용하기 위해, 특성의 향상이 더욱 요구되고 있으며, 산화물 반도체의 결정화의 기술이 개발되고 있다(특허문헌 2 참조). 특허문헌 2에서는 열 처리에 의해 산화물 반도체가 결정화되는 기술이 개시되어 있다.
일본국 특개 2006-165528호 공보 일본국 특개 2008-311342호 공보
산화물 반도체막을 포함한 탑 게이트 구조의 트랜지스터를 형성하는 경우, 이 산화물 반도체막 위에 게이트 절연막이 형성된다. 게이트 절연막을 형성할 때에, 피형성면이 되는 산화물 반도체막 내에 게이트 절연막의 구성 원소가 혼입되는 경우가 있다.
예를 들어, 산화물 반도체막을 형성한 후에, 게이트 절연막으로서 스퍼터링법을 이용하여 산화 실리콘(SiOx, x = 2 이상)을 형성했을 때에, 이 산화 실리콘의 구성 원소인 실리콘이 스퍼터링 시에 이용하는 희가스 원소(예를 들어, 아르곤 등)와 함께 산화물 반도체막에 박힌다. 이러한 실리콘은 산화물 반도체막의 구성 원소 사이의 결합을 끊고(인듐 원자와 산소 원자 (In-O 결합)), 산화물 반도체막에 불순물 원소로서 포함되게 된다. 특히, 산화물 반도체막과 게이트 절연막과의 계면 근방에는 불순물 원소가 높은 농도로 포함될 우려가 있다. 산화물 반도체막과 게이트 절연막과의 계면 근방에는 채널 영역이 형성되기 때문에; 실리콘 등의 불순물 원소가 포함되면, 산화물 반도체막이 고저항화하게 된다. 그 결과, 트랜지스터의 전기 특성 중 하나인 온 전류가 저하되게 된다. 이와 같이, 산화물 반도체막에 불순물 원소가 잔존하면, 트랜지스터의 전기 특성에 영향을 주는 요인이 된다.
또한, 산화물 반도체막이 결정부를 포함하는 구성인 경우, 게이트 절연막의 구성 원소가 산화물 반도체막에 혼입함으로써, 산화물 반도체막의 결정부의 결합이 끊어져, 게이트 절연막 근방의 산화물 반도체막에서 비정질 영역이 더 형성된다.
이러한 문제를 감안하여, 게이트 절연막 근방의 산화물 반도체막에 포함되는 불순물 원소의 농도를 저감시키는 것을 목적의 하나로 한다. 게이트 절연막 근방의 산화물 반도체막의 결정성을 향상시키는 것을 다른 목적의 하나로 한다. 또한, 이 산화물 반도체막을 이용함으로써, 안정된 전기 특성을 가지는 반도체 장치를 제공하는 것을 또 다른 목적의 하나로 한다.
개시하는 본 발명의 일 양태는, 하지 절연막과, 하지 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극과, 산화물 반도체막, 소스 전극 및 드레인 전극 위에 형성된 실리콘 산화물을 포함하는 게이트 절연막과, 게이트 절연막과 접촉하고, 적어도 산화물 반도체막과 중첩하는 영역에 제공된 게이트 전극을 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘 농도가 1.0 원자% 이하의 농도로 분포하는 영역을 포함하고, 적어도 영역 내에 결정부를 포함한다.
또한, 개시하는 본 발명의 다른 일 양태는, 하지 절연막과, 하지 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 실리콘 산화물을 포함하는 게이트 절연막과, 게이트 절연막과 접촉하고, 적어도 산화물 반도체막과 중첩하는 영역에 제공된 게이트 전극과, 게이트 절연막, 및 게이트 전극 위에 형성된 층간 절연막과, 적어도 산화물 반도체막과 전기적으로 접속하는 층간 절연막 위에 제공되는 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다. 산화물 반도체막은 게이트 절연막과의 계면으로부터 산화물 반도체막을 향하여 실리콘 농도가 1.0 원자% 이하의 농도로 분포하는 영역을 포함하고, 적어도 영역 내에 결정부를 포함한다.
상기 각 구성에서, 상기 영역은 게이트 절연막에 접촉하여 형성되고, 5 nm 이하의 두께를 가지는 것이 바람직하다. 또한, 산화물 반도체막은 상기 영역 이외에도 결정부를 포함하는 것이 바람직하다. 결정부에서는 c축이 하지 절연막과 산화물 반도체막과의 계면에 대하여 수직인 방향으로 정렬되는 것이 바람직하다.
또한, 상기 각 구성에서, 상기 영역은 실리콘 농도가 0.1 원자% 이하가 되는 것이 바람직하다. 또한, 상기 영역은 탄소 농도가 1.0×1020 atoms/cm3 이하가 되는 것이 바람직하다.
게이트 절연막 근방에서 산화물 반도체막이 상술한 실리콘 농도, 또는 탄소 농도를 가질 때, 산화물 반도체막의 고저항화의 억제, 및 결정성을 향상시킬 수 있다. 그 결과, 안정된 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
개시하는 본 발명의 일 양태에 따르면, 게이트 절연막 근방의 산화물 반도체막에 포함되는 불순물 원소의 농도를 저감시킬 수 있다. 또한, 게이트 절연막 근방의 산화물 반도체막의 결정성을 향상시킬 수 있다. 또한, 안정된 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
도 1의 (A) 및 도 1의 (B)는 반도체 장치의 일 양태를 나타내는 평면도 및 단면도.
도 2의 (A) 내지 도 2의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 3의 (A) 및 도 3의 (B)는 반도체 장치의 일 양태를 나타내는 평면도 및 단면도.
도 4의 (A) 내지 도 4의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 5의 (A) 및 도 5의 (B)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 일 형태를 설명하는 도면.
도 7의 (A) 및 도 7의 (B)는 반도체 장치의 일 형태를 설명하는 도면.
도 8의 (A) 및 도 8의 (B)는 반도체 장치의 일 형태를 설명하는 도면.
도 9는 반도체 장치의 일 형태를 설명하는 도면.
도 10은 반도체 장치의 일 형태를 설명하는 도면.
도 11은 반도체 장치의 일 형태를 설명하는 도면.
도 12의 (A) 및 도 12의 (B)는 계산에 이용한 모델도.
도 13의 (A) 및 도 13의 (B)는 계산에 이용한 모델도.
도 14는 계산 결과를 나타내는 도면.
도 15의 (A) 및 도 15의 (B)는 계산에 이용한 모델도.
도 16은 계산 결과를 나타내는 도면.
도 17은 본 발명의 실시예에 따른 측정 결과를 나타내는 도면.
도 18의 (A) 및 도 18의 (B)는 본 발명의 실시예에 따른 측정 결과를 나타내는 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
단, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 쉽게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지는 않는다.
본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위해 사용되고, 이 용어들은 구성 요소를 수적으로 한정하는 것은 아니다.
단, 본 명세서 등에서 "위"나 "아래"의 용어는 구성 요소가 "바로 위" 또는 "바로 아래"에 위치한다는 것을 반드시 의미하는 것은 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현의 경우, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소가 있는 경우를 의미할 수 있다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는 이러한 구성 요소의 기능을 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 이용되고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체로 형성되어 있는 경우 등도 포함할 수 있다.
"소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 이용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 따라서, 본 명세서 등에서는 "소스"나 "드레인"의 용어는 서로 대체하여 이용할 수 있는 것으로 한다.
단, 본 명세서 등에서, "전기적으로 접속"에는 어떠한 전기적 작용을 가지는 것을 통하여 구성 요소가 접속되어 있는 경우가 포함된다. 여기서, 어떠한 전기적 작용을 가지는 것은 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치, 및 반도체 장치의 제작 방법의 일 형태를, 도 1의 (A), 도 1의 (B), 및 도 2의 (A) 내지 도 2의 (D)를 이용하여 설명한다.
〈반도체 장치의 구성예〉
반도체 장치의 일례로서, 도 1의 (A) 및 도 1의 (B)에 탑 게이트 구조의 트랜지스터를 나타낸다. 도 1의 (A)는 평면도이며, 도 1의 (B)는 도 1의 (A)에서의 파선 X1-Y1에 따른 단면도이다. 단, 도 1의 (A)에서는 번잡하게 되는 것을 피하기 위해, 트랜지스터(150)의 구성 요소의 일부(예를 들어, 게이트 절연막(110) 등)를 생략하였다.
도 1의 (A) 및 도 1의 (B)에 나타내는 트랜지스터(150)는 기판(102) 위에 하지 절연막(104)과, 하지 절연막(104) 위에 형성된 영역(106a) 및 영역(106b)을 포함하는 산화물 반도체막(106)과, 하지 절연막(104) 및 산화물 반도체막(106) 위에 형성된 소스 전극(108a) 및 드레인 전극(108b)과, 산화물 반도체막(106), 소스 전극(108a) 및 드레인 전극(108b) 위에 형성된 게이트 절연막(110)과, 게이트 절연막(110)과 접촉하고, 적어도 산화물 반도체막(106)과 중첩하는 영역에 제공된 게이트 전극(112)을 포함한다. 또한, 트랜지스터(150) 위에 층간 절연막(114)이 형성되어 있다.
산화물 반도체막(106)의 막 두께는 5 nm보다 크고 200 nm 이하로 하고, 바람직하게는 10 nm 이상 30 nm 이하로 한다. 또한, 산화물 반도체막(106)은 결정성을 가지는 구조를 갖는 것이 바람직하다(예를 들면, 단결정 구조, 또는 미결정 구조 등).
도 1의 (B)에 나타내는 바와 같이, 산화물 반도체막(106)의 단부는 20° 내지 50°의 테이퍼를 가지고 있는 것이 바람직하다. 산화물 반도체막(106)의 단부가 수직이면 산화물 반도체막(106)의 단부로부터 산소가 빠져나가기 쉬워, 산소 결손을 일으키기 쉽다. 산화물 반도체막(106)의 단부에 테이퍼를 가짐으로써 산소 결손의 발생을 억제하여, 트랜지스터(150)의 리크 전류의 발생을 저감시킬 수 있다.
본 실시형태에서, 산화물 반도체막(106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다. 단, CAAC-OS막에 대해서는, 후술하는 트랜지스터(150)의 제작 방법에서 상세하게 설명하기로 한다.
게이트 절연막(110)은 충분한 내압 및 절연성을 가지는 실리콘을 포함하는 산화물을 이용하는 것이 바람직하다. 게이트 절연막(110)이 단층 구조를 가지는 경우에는, 예를 들어, 산화 실리콘과 같은 절연막을 이용하면 좋다.
또한, 게이트 절연막(110)을 적층 구조로 해도 좋다. 게이트 절연막(110)을 적층 구조로 하는 경우, 예를 들어, 실리콘을 포함하는 산화물 위에, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란탄 또는 질화 산화 실리콘 등을 적층하면 좋다. 또한, 실리콘을 포함하는 산화물 위에, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high-k 재료를 적층하면 좋다.
게이트 절연막(110)으로서 실리콘을 포함하는 산화물을 이용하는 경우, 이 절연막을 가열함으로써 산소의 일부를 이탈시킬 수 있으므로; 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(110) 내에 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 게이트 절연막(110)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(110)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있어, 이 산화물 반도체막(106)을 이용한 트랜지스터(150)는 양호한 트랜지스터 특성을 가질 수 있다.
그러나, 게이트 절연막(110)으로서 산화 실리콘막을 이용하는 경우, 게이트 절연막(110)의 구성 원소인 실리콘 등이 불순물로서 산화물 반도체막(106)에 들어갈 우려가 있다. 산화물 반도체막(106)에 게이트 절연막(110)의 구성 원소인 실리콘 등이 불순물로서 들어감으로써, 트랜지스터의 특성에 영향을 주는 요인이 된다.
또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)의 구성 원소인 실리콘 등이 산화물 반도체막(106)에 혼입되어, 산화물 반도체막(106)의 결정부의 결합이 끊어진다. 따라서, 게이트 절연막(110) 근방의 산화물 반도체막(106)에서, 비정질 영역이 많이 형성되게 된다.
특히, 게이트 절연막(110)과의 계면 근방의 산화물 반도체막(106)에서는, 실리콘 등의 불순물이 들어가기 쉽다. 게이트 절연막(110)과의 계면 근방의 산화물 반도체막(106)에서는 트랜지스터(150)의 채널 영역이 형성되기 때문에; 산화물 반도체막(106)과 게이트 절연막(110)과의 계면 근방에 실리콘 등의 불순물이 들어가면, 트랜지스터(150)의 전기 특성을 변동시킬 우려가 있다.
산화물 반도체막(106)에 불순물로서 실리콘 산화물인 SiO2가 첨가되면 어떠한 구조 변화가 일어날지에 대하여, 고전 분자 동역학 계산에 의해 조사하였다. 그 결과에 대하여, 도 12의 (A) 및 도 12의 (B), 도 13의 (A) 및 도 13의 (B) 및 도 14를 이용하여 설명한다. 단, 상기 계산을 행하기 위해, 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식회사(Fujitsu Limited)제 "SCIGRESS ME"를 이용했다. 고전 분자 동역학법에서는 원자 간 상호 작용을 특징짓는 경험적 퍼텐셜을 정의함으로써, 각 원자에 기능하는 힘을 평가한다. 뉴턴의 운동 방정식을 수치적으로 푸는 것에 의해, 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
이하에, 계산 모델과 계산 조건을 서술한다. 단, 본 계산에서는 Born-Mayer-Huggins 퍼텐셜을 이용했다.
계산 모델로서 1680 원자수를 포함하는 InGaZnO4의 단결정 구조(도 12의 (A) 참조)와, 1680 원자수를 포함하는 InGaZnO4의 In, Ga, Zn의 각각 20 원자씩을 실리콘(Si) 원자로 치환한 구조(도 12의 (B) 참조)를 형성했다. 도 12의 (B)에 나타내는 실리콘(Si) 치환 모델에서 실리콘(Si)은 3.57 atom%(2.34 중량%)에 포함된다. 또한, 도 12의 (A)에 나타내는 단결정 모델의 밀도는 6.36g/cm3이며, 도 12의 (B)에 나타내는 실리콘(Si) 치환 모델의 밀도는 6.08 g/cm3이다.
도 12의 (A) 및 도 12의 (B)에 나타내는 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 견적에서는 약 2000℃)보다 작은 1727℃에서 일정한 압력(1atom)으로 150 psec 동안(시간 단계 폭 0.2 fsec×75만 스텝)의 고전 분자 동역학 계산에 의해 구조 완화를 수행하였다. 이들 2개의 구조에 대하여 동경 분포 함수 g(r)를 구했다. 단, 동경 분포 함수 g(r)란, 어느 원자로부터 거리 r 떨어진 위치에서 다른 원자가 존재할 확률 밀도를 나타내는 함수이다. 원자들 간의 상관이 없어져 가면, g(r)는 1에 가까워진다.
상기의 2개의 계산 모델에서, 150 psec 동안의 고전 분자 동역학 계산을 행함으로써 얻어진 최종 구조를 각각 도 13의 (A) 및 도 13의 (B)에 나타낸다. 또한, 각각의 구조에서의 동경 분포 함수 g(r)를 도 14에 나타낸다.
도 13의 (A)에 나타내는 단결정 모델은 안정적이고, 최종 구조에서도 결정 구조를 유지하고 있지만, 도 13의 (B)에 나타내는 실리콘(Si) 치환 모델은 불안정하여, 시간 경과와 함께 결정 구조가 무너져, 비정질 구조로 변화되는 것을 확인할 수 있다. 도 14에서, 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델에서는 장거리에서도 피크를 가지고, 장거리 질서를 가지는 것을 알 수 있다. 한편, 실리콘(Si) 치환 모델에서는 0.6 nm 근방에서 피크가 사라져, 장거리 질서가 없는 것을 알 수 있다.
이러한 계산 결과에 의해, InGaZnO4에 실리콘(Si)이 포함됨으로써, InGaZnO4의 비정질화가 일어나기 쉬워지는 것이 시사되었다. 또한, InGaZnO4에 실리콘(Si)이 포함된 상태로 고온 가열을 행하여도, InGaZnO4는 결정화되지 않는 것이 확인되었다.
다음에, 산화물 반도체막(106)에 탄소 원자(C)가 첨가되면, 어떠한 구조 변화가 일어날지에 대하여, 고전 분자 동역학 계산에 의해 조사하였다. 그 결과에 대하여, 도 12의 (A), 도 15의 (A) 및 도 15의 (B), 및 도 16을 이용하여 설명한다. 단, 상기 계산을 행하기 위해, 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식회사제 "SCIGRESS ME"를 이용했다.
계산 모델과 계산 조건은 다음과 같다. 단, 본 계산에서는 Born-Mayer-Huggins 퍼텐셜을 이용했다. 또한, 탄소 원자(C)와의 원자 간 상호 작용에는 Lennard-Jones 퍼텐셜을 이용했다.
계산 모델로서 1680 원자수를 포함하는 InGaZnO4의 단결정 구조(도 12의 (A) 참조)와 1680 원자수를 포함하는 InGaZnO4의 In, Ga, Zn의 각각 20 원자씩을 탄소 원자(C)로 치환하여, 산소(O)의 80 원자를 탄소 원자(C)로 치환한 구조(도 15의 (A) 참조)를 형성했다. 도 15의 (A)에 나타내는 탄소(C) 치환 모델에서 탄소 원자(C)는 8.33 atom%에 포함된다. 또한, 도 12의 (A)에 나타내는 단결정 모델의 밀도는 6.36g/cm3이며, 도 15의 (A)에 나타내는 탄소(C) 치환 모델의 밀도는 5.89 g/cm3이다.
도 12의 (A) 및 도 15의 (A)에 나타내는 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 견적에서는 약 2000℃)보다 작은 1727℃에서, 일정한 압력(1atom)으로, 150 psec 동안(시간 단계 폭 0.2 fsec×75만 스텝)의 고전 분자 동역학 계산에 의해 구조 완화를 수행하였다. 이들 2개의 구조에 대하여 동경 분포 함수 g(r)를 구했다. 단, 동경 분포 함수 g(r)란, 어느 원자로부터 거리 r 떨어진 위치에서, 다른 원자가 존재할 확률 밀도를 나타내는 함수이다. 원자끼리의 상관이 없어져 가면, g(r)는 1에 가까워진다.
상기의 2개의 계산 모델에서 150 psec 동안의 고전 분자 동역학 계산을 행함으로써 얻어진 최종 구조를 각각 도 13의 (A) 및 도 15의 (B)에 나타낸다. 각각의 구조에서의 동경 분포 함수 g(r)를 도 16에 나타낸다.
도 13의 (A)에 나타내는 단결정 모델은 안정적이고, 최종 구조에서도 결정 구조를 유지하고 있지만, 도 15의 (B)에 나타내는 탄소(C) 치환 모델은 불안정하여, 시간 경과와 함께 결정 구조가 무너져, 비정질 구조로 변화되는 것을 확인할 수 있다. 도 16에서 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델에서는 장거리에서도 피크를 가지고, 장거리 질서를 가지는 것을 알 수 있다. 한편, 탄소(C) 치환 모델에서는 0.7 nm 근방에서 피크가 사라져, 장거리 질서를 가지지 않는 것을 알 수 있다.
이러한 계산 결과에 의해, InGaZnO4에 탄소(C)가 포함됨으로써, InGaZnO4의 비정질화가 일어나기 쉬워지는 것이 시사되었다. 또한, 상기 결과에 따라, InGaZnO4에 탄소(C)가 포함된 상태로 고온 가열을 행하여도, InGaZnO4는 결정화되지 않는 것이 확인되었다.
따라서, 본 실시형태에 나타내는 반도체 장치에서, 게이트 절연막(110)과의 계면 근방의 산화물 반도체막(106)에 들어가는 실리콘 등의 불순물을 억제한다. 그 결과, 산화물 반도체막(106)에서, 게이트 절연막(110)과의 계면으로부터 산화물 반도체막(106)을 향한 실리콘 농도가 1.0 원자% 이하의 농도로 분포하는 영역이 형성된다. 이 영역은 도 1의 (B)에서 영역(106a)으로 나타낸다. 영역(106a)에 포함되는 실리콘 농도는 0.1 원자% 이하이면 더욱 바람직하다. 또한, 영역(106a)은 게이트 절연막(110)에 접촉하여 제공되고, 5 nm 이하의 두께를 가진다.
단, 도 1의 (B)에서 산화물 반도체막(106)의 영역(106a) 이외의 영역을 영역(106b)으로 나타낸다.
또한, 게이트 절연막(110)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기의 실리콘과 마찬가지로 산화물 반도체막(106)에 불순물로서 들어갈 우려가 있다. 따라서, 영역(106a)에 포함되는 탄소 농도는 1.0×1020 atoms/cm3 이하, 더욱 바람직하게는 1.0×1019 atoms/cm3 이하로 한다.
실리콘 등의 불순물을 산화물 반도체막(106)에 혼입시키지 않기 위해서는 게이트 절연막이 산화물 반도체막(106)에 대미지가 생기지 않게 형성되면 좋다. 예를 들어, 스퍼터링법으로 게이트 절연막(110)으로서 산화 실리콘막을 형성하는 경우, (게이트 절연막(110)의 구성 원소인) 실리콘에 의해 산화물 반도체막(106)과 충돌하는 기세를 약하게 하면 좋다. 상기를 달성하기 위해, 구체적으로는, 게이트 절연막(110) 형성 시의 성막 전력을 낮게 하거나, 게이트 절연막(110) 형성 시의 성막 압력을 높게 하거나, 또는 게이트 절연막(110) 성막 시의 타겟과 기판 간 거리(T-S간 거리)를 길게 하는 등의 방법이 이용될 수 있다. 하지만, 게이트 절연막(110)의 형성 방법은 이것으로 한정되지 않는다. 예를 들어, PE-CVD법에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등을 이용할 수 있다. PE-CVD법은 스퍼터링법에 비해 하지막이 되는 산화물 반도체막(106)에 대미지가 적기 때문에 바람직하다.
이와 같이, 산화물 반도체막(106)의 영역(106a)에 들어가는 실리콘, 및 탄소 등의 불순물 농도를 저감시킴으로써, 트랜지스터(150)의 전기 특성의 변동을 억제할 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)과의 계면 근방까지 결정부를 형성할 수 있다. 이러한 산화물 반도체막(106)을 이용하여 트랜지스터(150)를 형성함으로써, 안정된 전기 특성을 가지는 반도체 장치가 제공될 수 있다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는, 후술하는 트랜지스터(150)의 제작 방법에서, 도 2의 (A) 내지 도 2의 (D)를 이용하여 설명한다.
〈트랜지스터(150)의 제작 방법〉
이하, 도 2의 (A) 내지 도 2의 (D)를 이용하여, 본 실시형태에 따른 도 1의 (A) 및 도 1의 (B)에 나타내는 트랜지스터(150)의 제작 방법의 일례에 대하여 설명한다.
먼저, 기판(102)을 준비한다. 기판(102)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 후의 열 처리에 견딜 수 있을 정도의 내열성을 가진 것이 필요하다. 예를 들어, 바륨 보로실리케이트 유리(barium borosilicate glass) 기판이나 알루미노보로실리케이트 유리(aluminoborosilicate glass) 기판 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 또한, 단결정 반도체 기판, 실리콘이나 탄화 실리콘 등의 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용하는 것도 가능하다.
기판(102)으로서 가요성 기판을 이용해도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에 산화물 반도체막(106)을 포함하는 트랜지스터를 직접 형성해도 좋다. 또한, 다른 제작 기판에 산화물 반도체막(106)을 포함하는 트랜지스터를 형성하고, 그 후 가요성 기판에 트랜지스터를 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해, 제작 기판과 산화물 반도체막(106)을 포함하는 트랜지스터와의 사이에 박리층이 제공되면 좋다.
다음에, 기판(102) 위에 하지 절연막(104)을 형성한다(도 2의 (A) 참조). 하지 절연막(104)은 기판(102)로부터의 수소, 수분 등의 불순물 원소의 확산을 방지하는 효과가 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나, 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 하지 절연막(104)의 다른 효과로서는, 후에 형성되는 산화물 반도체막(106)에 산소를 공급할 수 있다. 예를 들어, 하지 절연막(104)으로서 산화물을 포함하는 절연막을 이용한 경우, 이 하지 절연막(104)을 가열함으로써 산소의 일부를 이탈시킬 수 있다. 따라서, 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 하지 절연막(104)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 하지 절연막(104)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있고, 이 산화물 반도체막(106)을 이용한 트랜지스터(150)는 양호한 트랜지스터 특성을 가질 수 있다.
또한, 하지 절연막(104)을 형성하기 전에 기판(102)에 플라즈마 처리 등을 행하여도 좋다. 플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링은 아르곤 분위기 하에서 기판(102)측에 RF 전원을 이용하여 전압을 인가하여 기판(102) 근방에 플라즈마를 생성하여 표면을 개질하는 방법이다. 단, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 기판(102) 표면에 부착된 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
다음에, 하지 절연막(104) 위에 산화물 반도체막(106)을 형성한다(도 2의 (A) 참조). 산화물 반도체막(106)은 CAAC-OS막으로 하는 것이 바람직하다. 단, 하지 절연막(104), 및 산화물 반도체막(106)은 대기에 노출되지 않고 연속하여 형성하는 것이 바람직하다.
여기서, 산화물 반도체막(106)에 이용할 수 있는 CAAC-OS막에 대하여, 이하에 상세하게 설명한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상으로 결정부가 포함되는 결정-비정질 혼상 구조의 산화물 반도체막이다. 단, 이 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인 것이 많다. 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막의 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부의 각각에서는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab면에 수직인 방향에서 볼 때 삼각형 또는 육각형의 원자 배열이 형성되고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 단, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서 등에서 단순히 수직이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS막에서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 단, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성의 변동을 저감시키는 것이 가능하다. 문턱값의 변동, 및 편차를 억제할 수 있다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 결정성을 가지는 산화물 반도체에서는 보다 벌크 내 결함을 저감시킬 수 있다. 또한 결정성을 가지는 산화물 반도체막 표면의 평탄성을 높이는 것에 의해, 이 산화물 반도체를 포함한 탑 게이트 구조의 트랜지스터는 비정질 상태의 산화물 반도체를 포함한 트랜지스터 이상의 전계 효과 이동도를 얻을 수 있다. 산화물 반도체막 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 0.15 nm 이하, 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
단, Ra는 산술 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이다. Ra는 "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
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여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역으로 한다. 또한, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체막(106)에 이용하는 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 이 산화물 반도체막을 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 추가적으로 갈륨(Ga)을 포함하는 것이 바람직하다. 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf), 지르코늄(Zr), 타이타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))으로부터 선택된 일종, 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들어, 산화물 반도체로서 다음의 어느 것을 이용할 수 있다: 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
여기서, "In-Ga-Zn계 산화물"이란, In과 Ga와 Zn을 주성분으로서 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 특별히 제한되지 않는다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 포함해도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 단, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들어, In：Ga：Zn = 1：1：1, In：Ga：Zn = 3：1：2, 혹은 In：Ga：Zn = 2：1：3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
산화물 반도체막(106)의 형성 공정에서, 산화물 반도체막(106)에 수소, 또는 물이 가능한 한 포함되지 않는 것이 바람직하다. 예를 들어, 산화물 반도체막(106)의 형성 공정의 전 처리로서, 스퍼터링 장치의 예비 가열실에서 하지 절연막(104)이 형성된 기판(102)을 예비 가열하고, 기판(102), 및 하지 절연막(104)에 흡착된 수소, 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 그리고나서, 산화물 반도체막(106)이 잔류 수분이 배기된 성막실(성막 체임버라고도 함)에서 형성되는 것이 바람직하다.
예비 가열실, 및 성막실의 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 타이타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 예비 가열실 및 성막실은 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(더욱 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 산화물 반도체막(106)에 형성되는 수소, 수분 등의 불순물의 농도를 저감시킬 수 있다.
단, 본 실시형태에서는 산화물 반도체막(106)으로서 In-Ga-Zn계 산화물을 스퍼터링법에 의해 성막한다. 산화물 반도체막(106)은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
산화물 반도체막(106)으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 제작하기 위한 타겟으로서는 예를 들어, 원자수비가 In：Ga：Zn = 1：1：1의 금속 산화물 타겟이나, 원자수비가 In：Ga：Zn = 3：1：2의 금속 산화물 타겟이나, 원자수비가 In：Ga：Zn = 2：1：3의 금속 산화물 타겟을 이용할 수 있다. 그러나, 산화물 반도체막(106) 형성에 이용할 수 있는 타겟은 이러한 타겟의 재료, 및 조성비로 한정되는 것은 아니다.
또한, 산화물 반도체막(106)을 상술한 금속 산화물 타겟을 이용하여 형성한 경우, 타겟의 조성과 기판 위에 형성되는 박막의 조성이 다른 경우가 있다. 예를 들어, In2O3：Ga2O3：ZnO = 1：1：1[mol비]의 금속 산화물 타겟을 이용한 경우, 성막 조건에 따라서도 변동되지만, 박막인 산화물 반도체막(106)의 조성비는 In2O3：Ga2O3：ZnO = 1：1：0.6∼0.8[mol비]가 되는 경우가 있다. 이것은 산화물 반도체막(106)의 형성에서, ZnO가 승화하거나, 또는 In2O3, Ga2O3, ZnO의 각 성분의 스퍼터링 레이트가 다르기 때문이다.
따라서, 원하는 조성비의 박막을 형성하고자 하는 경우에는, 미리 금속 산화물 타겟의 조성비를 조정할 필요가 있다. 예를 들어, 박막인 산화물 반도체막(106)의 조성비를 In2O3：Ga2O3：ZnO = 1：1：1[mol비]로 하는 경우에는 금속 산화물 타겟의 조성비를 In2O3：Ga2O3：ZnO = 1：1：1.5[mol비]로 하면 좋다. 즉, 금속 산화물 타겟의 ZnO의 함유량을 미리 더 높게 하면 좋다. 단, 타겟의 조성비는 상기 수치로 한정되지 않고, 성막 조건이나, 형성되는 박막의 조성에 따라 적절히 조정할 수 있다. 또한, 금속 산화물 타겟의 ZnO의 함유량을 높게 함으로써, 얻어지는 박막의 결정성이 향상되기 때문에 바람직하다.
금속 산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체막(106)은 치밀한 막으로 할 수 있다.
산화물 반도체막(106)을 형성하기 위해 이용되는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막(106)으로서 CAAC-OS막을 이용하는 경우, 이 CAAC-OS막을 형성하는 방법으로서는 3가지 방법이 있다. 방법 중 하나(1번째 방법)는, 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막의 형성을 행함으로써, c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 다른 방법(2번째 방법)은, 산화물 반도체막을 얇은 막 두께로 형성한 후, 200℃ 이상 700℃ 이하의 열 처리를 행함으로써, c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 또 다른 방법(3번째 방법)은, 1번째 층의 산화물 반도체막을 얇게 형성한 후, 200℃ 이상 700℃ 이하의 열 처리를 행하고, 2번째 층의 산화물 반도체막의 형성을 행함으로써, c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 형성한다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개한다; 즉, a-b면에 평행한 면을 가지는 (평판 형상 또는 펠릿 형상의) 스퍼터링 입자가 스퍼터링 타겟으로부터 박리하는 경우가 있다. 이 경우, 이 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채로 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
CAAC-OS막을 형성하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 무너지는 것을 방지할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 시의 플라즈마 대미지를 경감시키기 위해 성막 가스 내의 산소 비율을 높여 전력을 최적화하는 것이 바람직하다. 성막 가스 내의 산소 비율은 30 vol.% 이상, 바람직하게는 100 vol.%로 한다.
단, 산화물 반도체막(106)으로서 CAAC-OS막 이외의 결정성을 가지는 산화물 반도체막(단결정 또는 미결정)을 형성하는 경우에는, 성막 온도는 특별히 한정되지 않는다.
다음에, 하지 절연막(104), 및 산화물 반도체막(106) 위에 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)에 이용하는 도전막을 형성한다. 소스 전극 및 드레인 전극에 이용하는 도전막으로서는, 예를 들어, 알루미늄, 크롬, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측, 또는 상측의 한쪽 또는 쌍방에 타이타늄, 몰리브데넘, 텅스텐 등의 고융점 금속막 또는 그러한 금속 질화물막(질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극 및 드레인 전극에 이용하는 도전막은 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기함), 인듐 아연 산화물(In2O3-ZnO)을 이용할 수 있다. 소스 전극 및 드레인 전극에 이용하는 도전막은 상기의 재료를 이용하여 단층, 또는 적층하여 성막할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다
다음에, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극(108a), 및 드레인 전극(108b)을 형성한 다. 그리고 나서, 레지스트 마스크를 제거한다(도 2의 (B) 참조). 이 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하는 것이 바람직하다.
상기 공정에 의해, 산화물 반도체막(106) 위에서 서로 인접하는 소스 전극(108a)의 하단부와 드레인 전극(108b)의 하단부의 간격 폭에 의해, 후에 형성되는 트랜지스터(150)의 채널 길이 L이 결정된다. 따라서, 채널 길이 L = 25 nm 미만의 노광을 행하는 경우에는, 예를 들어, 수 nm∼수 10 nm로 파장이 매우 짧은 초자외선(Extreme Ultraviolet)을 이용하여 포토리소그래피 공정에서 레지스트 마스크 형성 시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터(150)의 채널 길이 L을 미세화하는 것이 가능하고, 회로의 동작 속도를 고속화할 수 있다.
포토리소그래피 공정에서 이용하는 포토마스크수, 및 공정수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 가지는 형상이 되어, 에칭을 행함으로써 형상을 더욱 변형할 수 있기 때문에; 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있어, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
단, 도전막의 에칭 시에, 산화물 반도체막(106)이 에칭되어 분단하는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(106)을 전혀 에칭하지 않는다는 조건을 얻기는 어렵다. 도전막의 에칭 시에 산화물 반도체막(106)은 일부, 예를 들어, 산화물 반도체막(106)의 막 두께의 5% 내지 50%가 에칭되어, 홈부(오목부)를 가지는 산화물 반도체막(106)이 될 수도 있다.
다음에, 산화물 반도체막(106), 소스 전극(108a), 및 드레인 전극(108b)을 덮어, 게이트 절연막(110)을 형성한다. 여기서, 게이트 절연막(110)의 막 두께는 예를 들어 1 nm 이상 500 nm 이하로 할 수 있다. 게이트 절연막(110)의 형성 방법에 특별히 한정은 없지만; 게이트 절연막(110)을 형성하기 위해, 예를 들어, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
게이트 절연막(110)은, 충분한 내압 및 절연성을 가지는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(110)을 단층 구조로 하는 경우에는, 예를 들어, 산화 실리콘과 같은 실리콘을 포함하는 산화물을 이용하면 좋다.
또한, 게이트 절연막(110) 형성 시에, 산화물 반도체막(106)의 게이트 절연막(110)과의 계면 근방에 실리콘 등의 불순물이 들어간다. 그 결과, 산화물 반도체막(106)은 게이트 절연막(110)과의 계면 근방에 영역(106a)이 형성되고, 영역(106a) 이외의 산화물 반도체막(106)은 영역(106b)이 된다.
단, 영역(106a)에 포함되는 실리콘 농도는 1.0 원자% 이하, 더욱 바람직하게는, 0.1 원자% 이하로 한다. 영역(106a)은 게이트 절연막(110)에 접촉하여 두께가 5 nm 이하의 범위에 존재한다.
또한, 게이트 절연막(110)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기의 실리콘과 마찬가지로 산화물 반도체막(106)의 영역(106a)에 불순물로서 들어간다. 따라서, 영역(106a)에 포함되는 탄소 농도는 1.0×1020 atoms/cm3 이하, 더욱 바람직하게는 1.0×1019 atoms/cm3 이하로 한다.
또한, 게이트 절연막(110)을 적층 구조로 해도 좋다. 게이트 절연막(110)을 적층 구조로 하는 경우, 예를 들어, 실리콘을 포함하는 산화물 위에, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란탄 또는 질화 산화 실리콘 등을 적층하면 좋다. 또한, 실리콘을 포함하는 산화물 위에, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high-k 재료를 적층하면 좋다.
게이트 절연막(110)으로서 실리콘을 포함하는 산화물을 이용하여, 이 절연막을 가열함으로써 산소의 일부를 이탈시킬 수 있으므로; 산화물 반도체막(106)에 산소를 공급하고, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(110)은 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 게이트 절연막(110)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(110)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있어, 이 산화물 반도체막(106)을 이용한 트랜지스터(150)의 양호한 트랜지스터 특성을 가질 수 있다.
게이트 절연막(110)은 실리콘 등의 불순물을 산화물 반도체막(106)에 혼입시키지 않기 위해, 게이트 절연막(110)을 형성할 때, 산화물 반도체막(106)에 대미지가 생기지 않게 형성하면 좋다. 예를 들어, 게이트 절연막(110)을 스퍼터링법으로 산화 실리콘막을 형성하는 경우, (게이트 절연막(110)의 구성 원소인) 실리콘이 산화물 반도체막(106)에 충돌하는 기세를 약하게 하면 좋다. 구체적으로는, 게이트 절연막(110) 형성 시의 성막 전력을 낮게 하거나, 게이트 절연막(110) 형성 시의 성막 압력을 높게 하거나, 또는 게이트 절연막(110) 형성 시의 타겟과 기판 간 거리(T-S간 거리)를 길게 하는 등의 방법이 있다. 단, 게이트 절연막(110)의 형성 방법은 이것에 한정되지 않는다. 예를 들어, PE-CVD법에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등을 이용할 수 있다. PE-CVD법은 스퍼터링법에 비해, 하지막이 되는 산화물 반도체막(106)에 대미지가 적기 때문에 바람직하다.
다음에, 게이트 절연막(110) 위에, 게이트 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위해 이용되는 도전막을 형성한다. 게이트 전극에 이용하는 도전막으로서는, 예를 들어, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 이용할 수 있다. 또한, 게이트 전극에 이용하는 도전막으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3-ZnO), 또는, 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘이 포함되는 것을 이용할 수 있다. 게이트 전극은 상기의 재료를 이용하여 단층으로, 또는 적층하여 형성할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다.
다음에, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하고, 게이트 전극(112)을 형성한다. 그리고나서, 레지스트 마스크를 제거한다(도 2의 (C) 참조). 게이트 전극(112)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않기 때문에; 제조 비용을 저감시킬 수 있다. 게이트 전극(112)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 단, 게이트 전극(112)이 형성된 단계에서 트랜지스터(150)가 형성된다.
다음에, 게이트 절연막(110), 및 게이트 전극(112) 위에 층간 절연막(114)을 형성한다(도 2(D) 참조).
층간 절연막(114)으로서는, 무기 절연막을 이용하여 형성되는 것이 바람직하고, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 산화물 절연막을 단층, 혹은 적층하여 이용하면 좋다. 또한, 상술한 산화물 절연막 위에, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막의 단층, 또는 적층을 더 형성해도 좋다. 예를 들어, 적층으로서, 게이트 전극(112) 위에 순차로 산화 실리콘막, 및 산화 알루미늄막을 성막한다.
층간 절연막(114)의 형성 후, 산화물 반도체막(106)에 대하여 열 처리를 행하는 것이 바람직하다. 이 열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다.
이 열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 단, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
산화물 반도체막 형성 후의 열 처리에 의해, 산화물 반도체에 포함되는 주성분 재료의 하나인 산소가 동시에 감소하게 될 가능성이 있다. 그러나, 이 열 처리에서 하지 절연막(104), 또는 실리콘을 포함하는 산화물을 이용하여 형성되는 게이트 절연막(110)으로부터 산소를 산화물 반도체막(106)에 공급할 수 있으므로; 산화물 반도체막(106)의 산소 결손을 보완할 수 있다.
상술한 바와 같은 열 처리를 행함으로써, 산화물 반도체막(106)을 그 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화할 수 있다. 고순도화된 산화물 반도체막(106) 내에는 도너에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다. 이와 같이 하여, i형(진성)화된 산화물 반도체막(106)을 형성할 수 있다.
이상의 공정으로 트랜지스터(150)가 형성된다. 트랜지스터(150)는 산화물 반도체막(106)의 영역(106a)에 들어가는 실리콘 등의 불순물 농도가 저감되어 있다. 또한, 산화물 반도체막을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)과의 계면 근방까지 결정부를 형성할 수 있다. 이것에 의해, 트랜지스터(150)는 안정된 전기 특성을 가질 수 있다.
층간 절연막(114) 위에 평탄화 절연막을 더 제공해도 좋다. 평탄화 절연막으로서는 아크릴계 수지, 폴리이미드계 수지, 벤조사이클로뷰테인계 수지, 폴리아마이드계 수지, 에폭시계 수지 등의 내열성을 가지는 유기 재료를 이용하여 형성할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지 등을 이용할 수 있다. 단, 이들 재료로 형성되는 절연막을 복수 적층하여 형성해도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1의 도 1의 (A) 및 도 1의 (B), 도 2의 (A) 내지 도 2의 (D)에 나타낸 반도체 장치, 및 반도체 장치의 제작 방법의 변형예에 대하여, 도 3의 (A) 및 도 3의 (B), 도 4의 (A) 내지 도 4의 (D), 도 5의 (A) 및 도 5의 (B)를 이용하여 설명을 한다. 단, 도 1의 (A) 및 도 1의 (B), 도 2의 (A) 내지 도 2의 (D)에 나타낸 부호에 대해서는, 같은 부호를 이용하고 그 반복 설명은 생략한다.
〈반도체 장치의 구성예(변형예)〉
도 3의 (A) 및 도 3의 (B)에, 반도체 장치의 일례로서 탑 게이트 구조의 트랜지스터를 나타낸다. 도 3의 (A)는 평면도이며, 도 3의 (B)는 도 3의 (A)에서의 파선 X2-Y2에 따른 단면도에 상당한다. 단, 도 3의 (A)에서는 번잡하게 되는 것을 피하기 위해, 트랜지스터(160)의 구성 요소의 일부(예를 들어, 게이트 절연막(110) 등)를 생략하였다.
도 3의 (A) 및 도 3의 (B)에 나타내는 트랜지스터(160)는 기판(102) 위에 하지 절연막(104)과, 하지 절연막(104) 위에 형성된 영역(106c), 영역(106d), 영역(106e), 및 영역(106f)을 포함하는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(110)과, 게이트 절연막(110)과 접촉하고, 적어도 산화물 반도체막(106)과 중첩하는 영역에 제공된 게이트 전극(112)과, 게이트 절연막(110), 및 게이트 전극(112) 위에 형성된 층간 절연막(114)과, 층간 절연막(114) 위에 제공되고, 산화물 반도체막(106)과 전기적으로 접속된 소스 전극(108a), 및 드레인 전극(108b)을 포함한다.
산화물 반도체막(106)은 채널 형성 영역으로서 기능하는 영역(106c), 및 영역(106d)을 포함하고, 채널 형성 영역을 끼우고 제공되는 한쌍의 저저항 영역으로서 기능하는 영역(106e), 및 영역(106f)을 포함한다.
또한, 산화물 반도체막(106)은 도 3의 (B)에 나타내는 바와 같이, 단부에 20° 내지 50°의 테이퍼를 가지고 있는 것이 바람직하다. 산화물 반도체막(106)의 단부가 수직이면 산화물 반도체막(106)의 단부로부터 산소가 빠져나가기 쉬워, 산소 결손을 일으키기 쉽다. 산화물 반도체막(106)의 단부에 테이퍼를 가짐으로써 산소 결손의 발생을 억제하여, 트랜지스터(160)의 리크 전류의 발생을 저감시킬 수 있다.
게이트 절연막(110)은 충분한 내압 및 절연성을 가지는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(110)을 단층 구조로 하는 경우에는, 예를 들어, 산화 실리콘과 같은 실리콘을 포함하는 산화물을 이용하면 좋다.
게이트 절연막(110)으로서 실리콘을 포함하는 산화물을 이용하여 이 절연막을 가열함으로써 산소의 일부를 이탈시킬 수 있으므로; 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(110) 내에 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 게이트 절연막(110)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(110)으로서 이용하여 산화물 반도체막(106)에 산소를 공급할 수 있어, 이 산화물 반도체막(106)을 이용한 트랜지스터(160)는 양호한 트랜지스터 특성을 가질 수 있다.
그러나, 게이트 절연막(110)으로서 산화 실리콘막을 이용하는 경우, 게이트 절연막(110) 내의 실리콘이 불순물로서 산화물 반도체막(106)에 들어갈 우려가 있다. 산화물 반도체막(106)에 게이트 절연막(110)의 구성 원소인 실리콘 등이 불순물로서 들어감으로써, 트랜지스터의 특성에 영향을 주는 요인이 된다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)의 구성 원소가 산화물 반도체막(106)에 혼입되고, 산화물 반도체막(106)의 결정부의 결합이 끊어진다. 따라서, 게이트 절연막(110) 근방의 산화물 반도체막(106)에서 비정질 영역이 많이 형성되게 된다.
특히, 산화물 반도체막(106)과 게이트 절연막(110)과의 계면 근방에서는, 실리콘 등의 불순물이 들어가기 쉽다. 산화물 반도체막(106)과 게이트 절연막(110)과의 계면 근방에는 트랜지스터(160)의 채널 영역이 형성되기 때문에; 산화물 반도체막(106)과 게이트 절연막(110)과의 계면 근방에 실리콘 등의 불순물이 들어가면, 트랜지스터(150)의 전기 특성을 변동시키게 될 우려가 있다.
따라서, 본 실시형태에 나타내는 반도체 장치에서, 산화물 반도체막(106)의 게이트 절연막(110)과의 계면 근방에 들어가는 실리콘 등의 불순물을 억제한다. 그 결과, 산화물 반도체막(106)에서 게이트 절연막(110)과의 계면으로부터 산화물 반도체막(106)을 향한 실리콘 농도가 1.0 원자% 이하의 농도로 분포하는 영역이 형성된다. 이 영역은 도 3의 (B)에서 영역(106c) 및 영역(106e)으로 나타낸다. 영역(106c) 및 영역(106e)에 포함되는 실리콘 농도는 0.1 원자% 이하이면 더욱 바람직하다. 또한, 영역(106c) 및 영역(106e)은 게이트 절연막(110)에 접촉하여 제공되고, 5 nm 이하의 두께를 가진다.
단, 도 3의 (B)에서 산화물 반도체막(106) 중, 하지 절연막(104)측의 영역을 영역(106d) 및 영역(106f)으로 나타내고, 게이트 절연막(110)에 가까운 영역을 영역(106c) 및 영역(106e)으로 각각 나타낸다.
또한, 게이트 절연막(110)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기 실리콘과 마찬가지로 산화물 반도체막(106)에 불순물로서 들어갈 우려가 있다. 따라서, 영역(106c) 및 영역(106e)에 포함되는 탄소 농도는 1.0×1020 atoms/cm3 이하, 더욱 바람직하게는 1.0×1019 atoms/cm3 이하로 한다.
실리콘 등의 불순물을 산화물 반도체막(106)에 혼입시키지 않기 위해서는, 산화물 반도체막(106)에 대미지가 생기지 않게 게이트 절연막(110)을 형성하면 좋다. 예를 들어, 게이트 절연막(110)으로서 스퍼터링법으로 산화 실리콘막을 형성하는 경우, (게이트 절연막(110)의 구성 원소인)실리콘이 산화물 반도체막(106)에 충돌할 기세를 약하게 하면 좋다. 구체적으로는, 게이트 절연막(110) 형성 시의 성막 전력을 낮게 하거나, 게이트 절연막(110) 형성 시의 성막 압력을 높게 하거나, 또는 게이트 절연막(110) 형성 시의 타겟과 기판 간 거리(T-S간 거리)를 길게 하는 등의 방법이 있다. 단, 게이트 절연막(110)의 형성 방법은 이것으로 한정되지 않는다. 예를 들어, PE-CVD법에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등을 이용할 수 있다. PE-CVD법은 스퍼터링법에 비해, 하지막이 되는 산화물 반도체막(106)에 대미지가 적기 때문에 바람직하다.
이와 같이, 산화물 반도체막(106)의 영역(106c) 및 영역(106e)에 들어가는 실리콘, 및 탄소 등의 불순물 농도를 저감시킴으로써, 트랜지스터(160)의 전기 특성의 변동을 억제할 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)과의 계면 근방까지 결정부를 형성할 수 있다. 이러한 산화물 반도체막(106)을 이용하여 트랜지스터(160)를 형성함으로써, 안정된 전기 특성을 가지는 반도체 장치가 제공될 수 있다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는, 후술하는 트랜지스터(160)의 제작 방법에서, 도 4의 (A) 내지 도 4의 (D), 및 도 5의 (A) 및 도 5의 (B)를 이용하여 설명한다.
〈트랜지스터(160)의 제작 방법〉
이하, 도 4의 (A) 내지 도 4의 (D), 및 도 5의 (A) 및 도 5의 (B)를 이용하여, 본 실시형태에 따른 도 3의 (A) 및 도 3의 (B)에 나타내는 트랜지스터(160)의 제작 방법의 일례에 대하여 설명한다.
먼저, 기판(102)을 준비한다. 기판(102)에 대해서는, 실시형태 1에 기재한 구성과 같은 구성이 이용될 수 있다.
다음에, 기판(102) 위에 하지 절연막(104)을 형성한다(도 4의 (A) 참조). 하지 절연막(104)은 기판(102)로부터의 수소, 수분 등의 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나, 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
또한, 하지 절연막(104)의 그 외의 효과로서는, 후에 형성되는 산화물 반도체막(106)에 산소를 공급할 수 있다. 예를 들어, 하지 절연막(104)으로서 산화물을 포함하는 절연막을 형성한 경우, 이 하지 절연막(104)을 가열함으로써 산소의 일부를 이탈시킬 수 있다. 따라서, 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학 양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 하지 절연막(104)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 하지 절연막(104)으로서 이용하여 산화물 반도체막(106)에 산소를 공급할 수 있어, 이 산화물 반도체막(106)을 이용한 트랜지스터(160)는 양호한 트랜지스터 특성을 가질 수 있다.
또한, 하지 절연막(104)을 형성하기 전에, 기판(102)에 대하여 플라즈마 처리 등을 수행해도 좋다. 플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링은 아르곤 분위기 하에서 기판(102)측에 RF 전원을 이용하여 전압을 인가하여 기판(102) 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 단, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 기판(102) 표면에 부착된 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
다음에, 하지 절연막(104) 위에 산화물 반도체막(106)을 형성한다(도 4의 (A) 참조). 산화물 반도체막(106)은 CAAC-OS막으로 하는 것이 바람직하다. 단, 하지 절연막(104), 및 산화물 반도체막(106)은 대기에 노출되는 일 없이 연속하여 형성하는 것이 바람직하다.
산화물 반도체막(106)에 대해서는, 실시형태 1에 기재한 구성과 같은 구성을 가질 수 있다.
다음에, 산화물 반도체막(106)을 덮도록 게이트 절연막(110)을 형성한다(도 4의 (B) 참조). 여기서, 게이트 절연막(110)의 막 두께는 예를 들어 1 nm 이상 500 nm 이하로 할 수 있다. 게이트 절연막(110)의 제작 방법에 특별히 한정은 없지만; 예를 들어, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 게이트 절연막(110)을 형성할 수 있다.
게이트 절연막(110)은 충분한 내압 및 절연성을 가지는 산화물 절연막을 이용하는 것이 바람직하다. 게이트 절연막(110)을 단층 구조로 하는 경우에는, 예를 들어, 산화 실리콘과 같은 실리콘을 포함하는 산화물을 이용하면 좋다.
또한, 게이트 절연막(110) 형성 시에, 산화물 반도체막(106)의 게이트 절연막(110)과의 계면 근방에 실리콘 등의 불순물이 들어간다. 그 결과, 산화물 반도체막(106)은 게이트 절연막(110)과의 계면 근방에 영역(106g)이 형성되고, 영역(106g) 이외의 산화물 반도체막(106)은 영역(106h)이 된다. 단, 영역(106g)은 후에 영역(106c) 및 영역(106e)이 되는 부분이며, 영역(106h)은 후에 영역(106d), 및 영역(106f)이 되는 부분이다.
영역(106g)에 포함되는 실리콘 농도는 1.0 원자% 이하, 더욱 바람직하게는, 0.1 원자% 이하로 한다. 또한, 영역(106g)은 게이트 절연막(110)에 접촉하여 5 nm 이하의 두께로 제공된다.
또한, 게이트 절연막(110)에 탄소 등의 불순물이 포함되는 경우, 이것도 상기의 실리콘과 마찬가지로 산화물 반도체막(106)의 영역(106g)에 불순물로서 들어간다. 따라서, 영역(106g)에 포함되는 탄소 농도는 1.0×1020 atoms/cm3 이하, 더욱 바람직하게는 1.0×1019 atoms/cm3 이하로 한다.
게이트 절연막(110)을 적층 구조로 해도 좋다. 게이트 절연막(110)을 적층 구조로 하는 경우, 예를 들어, 실리콘을 포함하는 산화물 위에, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 산화 이트륨, 산화 란탄 또는 질화 산화 실리콘 등을 적층하면 좋다. 또한, 실리콘을 포함하는 산화물 위에, 산화 하프늄, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high-k 재료를 적층하면 좋다.
게이트 절연막(110)으로서 실리콘을 포함하는 산화물을 이용하여 이 절연막을 가열함으로써 산소의 일부를 이탈시킬 수 있으므로; 산화물 반도체막(106)에 산소를 공급하여, 산화물 반도체막(106) 내의 산소 결손을 보충할 수 있다. 특히, 게이트 절연막(110) 내에 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 게이트 절연막(110)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 게이트 절연막(110)으로서 이용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있어, 이 산화물 반도체막(106)을 이용한 트랜지스터(160)는 양호한 트랜지스터 특성을 가질 수 있다.
게이트 절연막(110)은 실리콘 등의 불순물을 산화물 반도체막(106)에 혼입시키지 않기 위해, 게이트 절연막(110)을 형성할 때, 산화물 반도체막(106)에 대미지가 생기지 않게 형성하면 좋다. 예를 들어, 게이트 절연막(110)으로서 스퍼터링법으로 산화 실리콘막을 형성하는 경우, (게이트 절연막(110)의 구성 원소인) 실리콘이 산화물 반도체막(106)에 충돌하는 기세를 약하게 하면 좋다. 구체적으로는, 게이트 절연막(110) 형성 시의 성막 전력을 낮게 하거나, 게이트 절연막(110) 형성 시의 성막 압력을 높게 하거나, 또는 게이트 절연막(110) 형성 시의 타겟과 기판 간 거리(T-S간 거리)를 길게 하는 등의 방법이 이용될 수 있다. 단, 게이트 절연막(110)의 형성 방법은 이것에 한정되지 않는다. 예를 들어, PE-CVD법에 의해, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등을 이용할 수 있다. PE-CVD법은 스퍼터링법에 비해, 하지막이 되는 산화물 반도체막(106)에 대미지가 적기 때문에 바람직하다.
다음에, 게이트 절연막(110) 위에, 게이트 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성한다. 게이트 전극에 이용하는 도전막으로서는, 실시형태 1에 기재된 재료 등과 같은 구성으로 하면 좋다.
다음에, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 게이트 전극(112)을 형성한다. 그리고나서, 레지스트 마스크를 제거한다(도 4(C) 참조). 게이트 전극(112)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 게이트 전극(112)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
다음에, 게이트 전극(112)을 마스크로서 산화물 반도체막(106)에 도펀트(181)을 도입하여, 한쌍의 저저항 영역으로서 기능하는 영역(106e) 및 영역(106f)을 형성한다(도 4의 (D) 참조).
도펀트(181)는 산화물 반도체막(106)의 도전율을 변화시키는 불순물이다. 도펀트(181)로서는 다음 중에서 하나 또는 그 이상이 이용될 수 있다: 15 족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 타이타늄(Ti), 및 아연(Zn)이 이용될 수 있다.
도펀트(181)은 주입법에 의해 다른 막(예를 들어 게이트 절연막(110))을 통과하여, 산화물 반도체막(106)에 도입할 수도 있다. 도펀트(181)의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(plasma immersion ion implantation method) 등을 이용할 수 있다. 그 경우에는, 도펀트(181)의 단체의 이온(single ion) 혹은 불화물, 염화물의 이온을 이용하면 바람직하다.
도펀트(181)의 도입 공정은 가속 전압, 도스량 등의 주입 조건, 또 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는, 도펀트(181)로서 인을 이용하여, 이온 주입법으로 인 이온의 주입을 행한다. 도펀트(181)의 도스량은 1×1013 ions/cm2 이상 5×1016 ions/cm2 이하로 하면 좋다.
저저항 영역에서의 도펀트(181)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
도펀트(181)을 도입할 때, 기판(102)을 가열하면서 행하여도 좋다.
산화물 반도체막(106)에 도펀트(181)을 도입하는 처리는 복수회 행하여도 좋고, 도펀트의 종류도 복수종 이용해도 좋다.
도펀트(181)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서는, 300℃ 이상 700℃ 이하의 온도, 바람직하게는 300℃ 이상 450℃ 이하에서 1시간, 산소 분위기 하에서 행하는 것이 바람직하다. 질소 분위기 하, 감압 하, 대기(초건조 에어) 하에서 가열 처리를 행하여도 좋다.
산화물 반도체막(106)을 결정성 산화물 반도체막, 또는 CAAC-OS막으로 한 경우, 도펀트(181)의 도입에 의해, 일부 비정질화하는 경우가 있다. 이 경우, 도펀트(181)의 도입 후에 가열 처리를 행하는 것에 의해, 산화물 반도체막(106)의 결정성을 회복할 수 있다.
따라서, 상기 공정을 통해, 산화물 반도체막(106)에서, 채널 형성 영역으로서 기능하는 영역(106c), 및 영역(106d) 사이에 끼워진 영역(106e), 및 영역(106f)이 형성된다.
다음에, 게이트 절연막(110) 및 게이트 전극(112) 위에 층간 절연막(114)을 형성한다(도 5의 (A) 참조).
층간 절연막(114)으로서는 무기 절연막을 이용하는 것이 바람직하고; 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 산화물 절연막을 단층, 혹은 적층하여 이용하면 좋다. 또한, 상술한 산화물 절연막 위에, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막의 단층, 혹은 적층을 더 형성해도 좋다. 예를 들어, 스퍼터링법을 이용하여, 게이트 전극(112)측으로부터 순차로 산화 실리콘막 및 산화 알루미늄막이 적층된다.
층간 절연막으로서 산화 알루미늄막을 이용한 경우, 산화 알루미늄막은 제작 공정 중 및 제작 후에 있어서, 트랜지스터(160)의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(106)에 혼입되는 것을 방지할 수 있다. 또한, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(106)으로부터 방출되는 것을 방지할 수 있다.
층간 절연막(114)의 형성 후, 산화물 반도체막(106)에 대하여 열 처리를 행하는 것이 바람직하다. 이 열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다.
이 열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 단, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
산화물 반도체막 형성 후의 열 처리에 의해, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소가 동시에 감소하게 될 가능성이 있다. 그러나, 이 열 처리에 있어서, 하지 절연막(104), 또는 실리콘을 포함하는 산화물을 이용하여 형성되는 게이트 절연막(110)으로부터, 산소를 산화물 반도체막(106)에 공급할 수 있으므로; 산화물 반도체막(106)의 산소 결손을 보완할 수 있다.
상기에 설명한 바와 같은 열 처리를 행함으로써, 산화물 반도체막(106)을 그 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화할 수 있다. 고순도화된 산화물 반도체막(106) 내에는 도너에 유래하는 매우 적은 캐리어를 포함하고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다. 이와 같이 하여, i형(진성)화된 산화물 반도체막(106)을 형성할 수 있다.
다음에, 게이트 절연막(110), 및 층간 절연막(114)에 산화물 반도체막(106)(영역(106e) 또는 영역(106f))에 이르는 개구부를 형성하고, 개구부에 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)에 이용하는 도전막을 형성한다. 소스 전극 및 드레인 전극에 이용하는 도전막으로서는, 실시형태 1에 기재된 재료 등과 같은 구성을 이용하여 형성되면 좋다.
다음에, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여, 소스 전극(108a) 및 드레인 전극(108b)을 형성한다. 그리고나서, 레지스트 마스크를 제거한다(도 5의 (B) 참조).
이상의 공정으로 트랜지스터(160)가 형성된다(도 5의 (B) 참조). 트랜지스터(160)는 산화물 반도체막(106)의 영역(106c) 및 영역(106e)에 들어가는 실리콘 등의 불순물 농도가 저감되어 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)과의 계면 근방까지 결정부를 형성할 수 있다. 이것에 의해, 트랜지스터(160)는 안정된 전기 특성을 가질 수 있다.
또한, 트랜지스터(160) 위에 평탄화 절연막을 제공해도 좋다. 평탄화 절연막은 아크릴계 수지, 폴리이미드계 수지, 벤조사이클로뷰테인계 수지, 폴리아마이드계 수지, 에폭시계 수지 등의, 내열성을 가지는 유기 재료를 이용하여 형성할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지 등을 이용할 수 있다. 단, 평탄화 절연막은 이러한 재료로 형성되는 절연막을 복수 적층함으로써 형성될 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 도면을 참조하여, 본 명세서에 설명하는 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치의 일례를 설명한다.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 구성의 일례이다. 도 6의 (A)에 반도체 장치의 단면도를, 도 6의 (B)에 반도체 장치의 평면도를, 도 6의 (C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 6의 (A)는 도 6의 (B)의 C1-C2, 및 D1-D2의 단면에 상당한다.
도 6의 (A) 및 도 6의 (B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 포함한 트랜지스터(260)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(150)를 포함하는 것이다. 트랜지스터(150)로서는 실시형태 1에 나타내는 구조를 가지는 트랜지스터를 적용할 수 있다. 트랜지스터(150)는 산화물 반도체막(106)과 접촉하여 소스 전극(108a), 및 드레인 전극(108b)이 제공된 예이다. 단, 본 실시형태에서는 기재하지 않았지만, 실시형태 2에 이용한 트랜지스터를 적용할 수도 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 가지는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘을 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는 그 특성에 인하여 장시간의 전하 유지를 가능하게 한다.
상기 트랜지스터는 모두 n 채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 정보를 유지하기 위해 산화물 반도체를 이용한 실시형태 1에 설명한 바와 같은 트랜지스터(150)에 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 6의 (A)에 도시하는 트랜지스터(260)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(200)에 제공된 채널 형성 영역(216)과, 채널 형성 영역(216)을 끼우도록 제공된 불순물 영역(220)과, 불순물 영역(220)에 접촉하는 금속 간 화합물 영역(224)과, 채널 형성 영역(216) 위에 제공된 게이트 절연막(208)과, 게이트 절연막(208) 위에 제공된 게이트 전극(210)을 가진다. 단, 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역 및 소스 전극을 통틀어 "소스 전극"이라고 부르고, 드레인 영역 및 드레인 전극을 통틀어 "드레인 영역"이라고 부르는 경우가 있다. 즉, 본 명세서에서, "소스 전극"이라는 기재에는 소스 영역이 포함될 수 있다.
기판(200) 위에는 트랜지스터(260)를 둘러싸도록 소자 분리 절연막(206)이 제공되어 있고, 트랜지스터(260)를 덮도록 절연막(228), 및 절연막(230)이 제공되어 있다. 단, 고집적화를 실현하기 위해서는 도 6의 (A)에 나타낸 바와 같이 트랜지스터(260)가 사이드 월 절연막을 가지지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(260)의 특성을 중시하는 경우에는, 게이트 전극(210)의 측면에 사이드 월 절연막을 형성하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(220)으로 해도 좋다.
단결정 반도체 기판을 이용한 트랜지스터(260)는 고속 동작이 가능하다. 이 때문에, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(260)를 덮도록 절연막을 2층 형성한다. 트랜지스터(150), 및 커패시터(264)의 형성 전의 처리로서 이 절연막 2층에 CMP 처리를 실시하여, 평탄화된 절연막(228), 절연막(230)을 형성하고, 동시에 게이트 전극(210)의 상면을 노출시킨다.
절연막(228), 절연막(230)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다. 절연막(228), 절연막(230)은 플라즈마 CVD법, 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
폴리이미드계 수지, 아크릴계 수지, 벤조사이클로뷰테인계 수지, 등의 유기 재료를 이용할 수 있다. 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 유기 재료를 이용하는 경우, 스핀 코팅법, 인쇄법 등의 습식법에 따라 절연막(228), 및 절연막(230)을 형성해도 좋다.
단, 본 실시형태에서, 절연막(228)으로서 질화 실리콘막을 이용하고, 절연막(230)으로서 산화 실리콘막을 이용한다.
연마 처리(예를 들어, CMP 처리)에 의해 충분히 평탄화된 절연막(230) 위에 산화물 반도체막(106)을 형성한다. 단, 절연막(230) 표면의 평균면 거칠기는 0.15 nm 이하가 바람직하다.
도 6의 (A)에 나타내는 트랜지스터(150)는 채널 형성 영역에서 산화물 반도체를 이용한다. 여기서, 트랜지스터(150)에 포함되는 산화물 반도체막(106)은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 특성의 트랜지스터(150)를 얻을 수 있다.
트랜지스터(150)는 오프 전류가 작기 때문에, 이와 같은 트랜지스터를 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치를 제공할 수 있기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
단층 또는 적층 구조를 가지는 절연막(180)은 트랜지스터(150) 위에 제공된다. 본 실시형태에서는, 절연막(180)은 게이트 전극(112)측으로부터 산화 알루미늄막과 산화 실리콘막이 적층된 구조를 가진다. 단, 산화 알루미늄막을 고밀도(예를 들어, 막밀도 3.2 g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(150)가 안정된 전기 특성을 가질 수 있다.
또한, 게이트 절연막(110), 및 절연막(180)을 사이에 끼우고, 트랜지스터(150)의 소스 전극(108a)과 중첩하는 영역에는 도전막(182)이 제공되어 있다. 소스 전극(108a), 게이트 절연막(110), 절연막(180), 및 도전막(182)에 의해, 커패시터(264)가 형성된다. 즉, 트랜지스터(150)의 소스 전극(108a)은 커패시터(264)의 한쪽의 전극으로서 기능하고, 도전막(182)은 커패시터(264)의 다른 한쪽의 전극으로서 기능한다. 단, 커패시터가 필요하지 않은 경우에는, 커패시터(264)를 생략할 수도 있다. 또한, 커패시터(264)는 별도로 트랜지스터(150)의 상방에 제공해도 좋다.
트랜지스터(150), 및 커패시터(264)의 위에는 절연막(184)이 제공되어 있다. 그리고, 절연막(184) 위에는 트랜지스터(150)와 다른 트랜지스터를 접속하기 위한 배선(186)이 제공되어 있다. 도 6의 (A)에는 도시하지 않았지만, 배선(186)은 절연막(180), 게이트 절연막(110) 등에 형성된 개구에 형성된 전극을 통하여 드레인 전극(108b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(150)의 산화물 반도체막(106)의 일부와 중첩되도록 제공되는 것이 바람직하다.
도 6의 (A) 및 도 6의 (B)에서, 트랜지스터(260)와 트랜지스터(150)는 적어도 일부가 중첩되도록 제공되어 있고, 트랜지스터(260)의 소스 영역 또는 드레인 영역과 산화물 반도체막(106)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(150) 및 커패시터(264)가 트랜지스터(260)의 적어도 일부와 중첩되도록 제공되어 있다. 예를 들어, 커패시터(264)의 도전막(182)은 트랜지스터(260)의 게이트 전극(210)과 적어도 일부가 중첩되어 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
단, 드레인 전극(108b), 및 배선(186)의 전기적 접속은 드레인 전극(108b), 및 배선(186)을 직접 접촉시켜 행하여도 좋고, 사이의 절연막에 전극을 제공하고, 이 전극을 통하여 행하여도 좋다. 또한, 전기적인 접속은 복수의 전극을 통하여 설정된다.
다음에, 도 6의 (A) 및 도 6의 (B)에 대응하는 회로 구성의 일례를 도 6(C)에 나타낸다.
도 6의 (C)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 소스 전극 및 드레인 전극 중 다른 한쪽은 전기적으로 접속되어 있다. 제 3 배선(3rd Line)과 트랜지스터(150)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(150)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극과 트랜지스터(150)의 소스 전극 및 드레인 전극 중 다른 한쪽은 커패시터(264)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 커패시터(264)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 6의 (C)에 나타내는 반도체 장치에서는 트랜지스터(260)의 게이트 전극의 전위를 유지할 수 있다는 특징을 이용함으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(150)가 온 상태가 되는 전위로 하여, 트랜지스터(150)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극 및 커패시터(264)에 부여된다. 즉, 트랜지스터(260)의 게이트 전극에는 소정의 전하가 공급된다(기록). 여기에서는, 다른 2개의 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(150)가 오프 상태가 되는 전위로 하고, 트랜지스터(150)를 오프 상태로 한다. 따라서, 트랜지스터(260)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(150)의 오프 전류는 매우 작기 때문에, 트랜지스터(260)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태로, 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(260)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(260)를 n 채널형으로 하면, 트랜지스터(260)의 게이트 전극에 High 레벨 전하가 부여되고 있는 경우의 외관의 문턱값 Vth _H는 트랜지스터(260)의 게이트 전극에 Low 레벨 전하가 부여되고 있는 경우의 외관의 문턱값 Vth_L보다 낮아지기 때문이다. 여기서, 외관의 문턱값 전압이란, 트랜지스터(260)를 "온 상태"로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth _L 사이의 전위 V0로 함으로써, 트랜지스터(260)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들어, 기록에서, High 레벨 전하가 부여되고 있었던 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(260)는 "온 상태"가 된다. Low 레벨 전하가 부여되고 있었던 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(260)는 "오프 상태"인 채이다. 따라서, 제 2 배선의 전위를 확인함으로써, 유지된 정보를 판독할 수 있다.
단, 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 정보를 읽어내지 않는 메모리 셀의 경우에는, 게이트 전극 상태에 상관없이 트랜지스터(260)가 "오프 상태"가 되는 전위, 즉, Vth _H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극 상태에 상관없이 트랜지스터(260)가 "온 상태"가 되는 전위, 즉, Vth _L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에서는 산화물 반도체를 이용하여 형성되는 채널 형성 영역을 가지고, 매우 작은 오프 전류를 가지는 트랜지스터를 반도체 장치에 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연층의 열화 등의 문제가 전혀 발생하지 않는다. 즉, 개시된 발명에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 게다가, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
또한, 트랜지스터(150)는 산화물 반도체막(106)의 영역(106a)에 들어가는 실리콘 등의 불순물 농도가 저감되어 있다. 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 게이트 절연막(110)과의 계면 근방까지, 결정부를 형성할 수 있다. 결과적으로, 트랜지스터(150)는 안정된 전기 특성을 가질 수 있다.
따라서, 미세화 및 고집적화를 구현하고, 높은 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1, 또는 실시형태 2에 나타내는 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 기록 횟수에도 제한이 없는, 실시형태 3에 나타낸 구성과 다른 구성을 가지는 반도체 장치에 대하여, 도 7의 (A) 및 도 7의 (B)를 이용하여 설명을 한다.
도 7의 (A)는 반도체 장치의 회로 구성의 일례를 나타내고, 도 7의 (B)는 반도체 장치의 일례를 나타내는 개념도이다. 먼저, 도 7의 (A)에 나타내는 반도체 장치에 대하여 설명하고, 계속하여 도 7의 (B)에 나타내는 반도체 장치에 대하여, 이하에 설명한다.
도 7의 (A)에 나타내는 반도체 장치에서, 비트선(BL)과 트랜지스터(150)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선(WL)과 트랜지스터(150)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(150)의 소스 전극 또는 드레인 전극과 커패시터(354)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 이용한 트랜지스터(150)는 오프 전류가 매우 작다는 특징을 가지고 있다. 따라서, 트랜지스터(150)를 오프 상태로 함으로써, 커패시터(354)의 제 1 단자의 전위(혹은, 커패시터(354)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 7의 (A)에 나타내는 반도체 장치(메모리 셀(350))에 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
먼저, 워드선(WL)의 전위를, 트랜지스터(150)가 온 상태가 되는 전위로 하여 트랜지스터(150)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가 커패시터(354)의 제 1 단자에 공급된다(기록). 그 후, 워드선(WL)의 전위를, 트랜지스터(150)가 오프 상태가 되는 전위로 하여 트랜지스터(150)를 오프 상태로 한다. 따라서, 커패시터(354)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(150)의 오프 전류는 매우 작기 때문에, 커패시터(354)의 제 1 단자의 전위(혹은 커패시터에 축적된 전하)는 장시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(150)가 온 상태가 되면, 부유 상태인 비트선(BL)과 커패시터(354)가 도통하여, 비트선(BL)과 커패시터(354)의 사이에 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화된다. 비트선(BL)의 전위의 변화량은 커패시터(354)의 제 1 단자의 전위(혹은 커패시터(354)에 축적된 전하)에 의해, 다른 값을 취한다.
예를 들어, 커패시터(354)의 제 1 단자의 전위를 V, 커패시터(354)의 용량을 C, 비트선(BL)이 가지는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀(350)의 상태로서 커패시터(354)의 제 1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1를 유지하고 있는 경우의 비트선(BL)의 전위( = CB×VB0＋C×V1)/(CB＋C))는 전위 V0를 유지하고 있는 경우의 비트선(BL)의 전위( = CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수 있다.
이와 같이, 도 7의 (A)에 나타내는 반도체 장치는 트랜지스터(150)의 오프 전류가 매우 작기 때문에, 커패시터(354)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음에, 도 7의 (B)에 나타내는 반도체 장치에 대하여, 설명을 한다.
도 7의 (B)에 나타내는 반도체 장치는 상부에 기억 회로로서 도 7의 (A)에 나타낸 메모리 셀(350)을 복수 포함하는 메모리 셀 어레이(351a 및 351b)를 포함하고, 하부에 메모리 셀 어레이(351)(메모리 셀 어레이(351a 및 351b))를 동작시키기 위해 필요한 주변 회로(353)를 포함한다. 단, 주변 회로(353)는 메모리 셀 어레이(351)와 전기적으로 접속되어 있다.
도 7의 (B)에 나타낸 구성으로 함으로써, 주변 회로(353)를 메모리 셀 어레이(351)(메모리 셀 어레이(351a 및 351b))의 바로 아래에 제공할 수 있다. 따라서, 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(353)에 제공되는 트랜지스터는 트랜지스터(150)와는 다른 반도체 재료를 이용하는 것이 더욱 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 포함한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 이 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
단, 도 7의 (B)에 나타낸 반도체 장치에서는 2개의 메모리 셀 어레이(351)(메모리 셀 어레이(351a)와 메모리 셀 어레이(351b))가 적층된 구성을 예시했지만; 적층하는 메모리 셀 어레이의 수는 이것으로 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 해도 좋다.
이와 같이, 산화물 반도체 이외의 재료를 포함한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 포함한 주변 회로와, 산화물 반도체를 포함한 트랜지스터(보다 넓은 의미로는, 충분히 오프 전류가 작은 트랜지스터)를 포함한 기억 회로를 일체로 제공함으로써, 지금까지 없었던 특징을 가지는 반도체 장치를 얻을 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태에 설명한 반도체 장치를 휴대 전화, 스마트 폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8의 (A) 및 도 8의 (B), 도 9, 도 10, 및 도 11을 이용하여 설명한다.
휴대전화, 스마트 폰, 전자 서적 등의 휴대 기기에서는 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용된다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서 응답이 늦어, 화상 처리에는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 이용한 경우, 이하의 특징이 있다.
통상의 SRAM은 도 8의 (A)에 나타낸 바와 같이 하나의 메모리 셀이 트랜지스터(801∼806)의 6개의 트랜지스터를 포함하고, 그것을 X 디코더(807), Y 디코더(808)로 구동한다. 트랜지스터(803) 및 트랜지스터(805), 트랜지스터(804) 및 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 했을 때 SRAM의 메모리 셀 면적은 통상 100∼150 F2이다. 이 때문에 SRAM은 비트 당의 단가가 각종 메모리 중에서 가장 높다.
그에 비해, DRAM은 메모리 셀이 도 8의 (B)에 나타낸 바와 같이 트랜지스터(811), 유지 용량(812)을 포함하고, 그것을 X 디코더(813), Y 디코더(814)로 구동하고 있다. 1개의 셀이 1 트랜지스터 1 커패시터를 포함하고 있어, 면적이 작다. DRAM의 메모리 셀 면적은 통상 10 F2 이하이다. 단, DRAM은 항상 리프레시가 필요하고, 재기록을 행하지 않는 경우에도 전력을 소비한다.
그러나, 앞의 실시형태에 설명한 반도체 장치의 메모리 셀 면적은 10 F2 전후이며, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리 셀 면적이 축소되어, 소비 전력을 저감시킬 수 있다.
다음에, 도 9에 휴대 기기의 블럭도를 나타낸다. 도 9에 나타내는 휴대 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등을 포함한다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)를 포함한다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(909)(IF(909))를 포함한다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM을 포함하고; 이 부분에 앞의 실시형태에 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 장기간의 기억 유지가 가능하며, 소비 전력이 충분히 저감될 수 있다.
도 10에 디스플레이의 메모리 회로(950)에 앞의 실시형태에 설명한 반도체 장치를 사용한 예를 나타낸다. 도 10에 나타내는 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)를 포함한다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독, 및 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속된다.
먼저, 어느 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해, 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 유지된다. 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내져 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상 30∼60 Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
다음에, 예를 들어 유저가 화면을 재기록하는 조작을 했을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 유지된다. 이 동안도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A가 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 기억된 후, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B가 판독되고, 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터 B가 보내져 표시가 행해진다. 이 판독은 다음에 새로운 화상 데이터가 메모리(952)에 유지될 때까지 계속된다.
이와 같이 메모리(952), 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행하는 것에 의해, 디스플레이(957)의 표시를 행한다. 메모리(952), 및 메모리(953)는 각각 다른 메모리에는 한정되지 않고, 1개의 메모리에 포함되는 메모리 영역을 분할하여 사용해도 좋다. 앞의 실시형태에 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 장기간의 기억 유지가 가능하며, 소비 전력이 충분히 저감될 수 있다.
다음에, 도 11에 전자 서적의 블럭도를 나타낸다. 도 11은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)를 포함한다.
여기에서는, 도 11의 메모리 회로(1007)에 앞의 실시형태에 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 저장하는 기능을 가진다. 기능의 예로서는 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때, 특정 개소에 마킹을 하고자 하는 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 것 등에 의해, 주위와의 차이를 나타내는 것이다. 즉, 유저가 지정한 개소의 정보를 저장하고, 유지하는 기능이다. 이 정보를 장기 보존하는 경우에는 플래시 메모리(1004)에 카피해도 좋다. 이러한 경우에도, 앞의 실시형태에 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 장기간의 기억 유지가 가능하며, 소비 전력이 충분히 저감될 수 있다.
이상과 같이, 본 실시형태에 나타내는 휴대 기기에는 앞의 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 행해지고, 장기간의 기억 유지가 가능하며, 소비 전력이 저감된 휴대 기기를 얻을 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
[실시예]
본 실시예에서는 산화물 반도체막에 의도적으로 실리콘(Si)을 첨가하고, 그 특성에 대하여 평가를 행하였다. 이하에 평가 방법의 상세한 사항에 대하여 설명을 한다.
먼저, 산화물 반도체막은 스퍼터링 장치로 형성된다. 따라서, 스퍼터링 장치에 이용하는 금속 산화물 타겟에 대하여, 의도적으로 Si를 첨가했다. 금속 산화물 타겟으로서는 In-Ga-Zn계 산화물(이하, IGZO)에 SiO2를 첨가한 타겟을 형성했다. 즉, In-Ga-Zn-Si계 산화물의 타겟이 형성된다.
본 실시예에서는, 3개의 IGZO 타겟이 형성된다: IGZO 타겟으로서 In：Ga：Zn = 1：1：1[원자수비]의 조성비의 타겟으로 SiO2를 2 중량% 첨가한 타겟 A; In：Ga：Zn = 1：1：1[원자수비]의 조성비의 타겟으로 SiO2를 5 중량% 첨가한 타겟 B; SiO2를 첨가하지 않는 타겟 C(In：Ga：Zn = 1：1：1[원자수비]의 3개의 타겟이다.
단, 이하, 타겟 A를 이용하여 형성된 박막을 IGZO-SiOx(2 wt.%))라고 기재하고, 타겟 B를 이용하여 형성된 박막을 IGZO-SiOx(5 wt.%)라고 기재하고, 타겟 C를 이용하여 형성된 박막을 IGZO라고 기재하는 경우가 있다.
다음에, 상기 타겟 A, 타겟 B, 및 타겟 C를 이용하여, 산화물 반도체 박막을 형성하여, 각종 평가를 행하였다. 평가 방법으로서는 얻어진 박막의 시트 저항, 조성, 및 결정성에 대하여, 각각 측정하고 분석하였다.
(시트 저항 평가)
시료 1 내지 시료 6이 제작된다. 시료 1은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 C를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 10/5 sccm(O2 = 33%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 2는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 C를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 3은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 10/5 sccm(O2 = 33%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 4는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 5는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 10/5 sccm(O2 = 33%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 6은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다.
시료 1 내지 시료 6에서 산화물 반도체막의 각각의 막 두께는 100 nm로 했다. 제작한 시료의 조건, 및 구조 등에 대하여, 표 1에 나타낸다.
Figure pct00002
다음에, 상기 시료 1 내지 시료 6의 시트 저항 측정을 행하였다. 단, 시트 저항 평가로서는 시트 저항 측정기를 이용했다. 시료 1 내지 시료 6의 시트 저항 측정 결과를 도 17에 나타낸다. 또한, 도 17에서 횡축은 항목(제작한 박막)을, 세로축은 시트 저항을, 각각 나타낸다.
도 17로부터, IGZO 내에 Si를 첨가한 박막에서는 시트 저항이 상승된 것을 알 수 있다. 특히 시료 5에 대해서는 측정 장치의 측정 상한(5×105 Ω／cm2)을 초과하여, 측정할 수가 없었다. 단, 시료 6에 대해서도 측정 장치의 측정 상한을 초과했지만, 측정 장치의 원리상, 측정 상한 근방의 수치가 산출되었다. 단, 측정 장치 상한의 수치에 관해서는, 항상 정확하게 측정되었다고는 할 수 없다.
(조성 평가)
시료 7 및 시료 8이 제작되었다. 시료 7은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성한다. 시료 8은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성한다.
시료 7, 및 시료 8에서 산화물 반도체막의 각각의 막 두께는 100 nm로 했다.
다음에, 상기 시료 7 및 시료 8의 조성 분석을 행하였다. 조성 분석으로서는, X선 광전자 분광법(XPS：X-Ray Photoelectron Spectroscopy)을 이용했다. XPS는 시료 표면에 X선을 조사함으로써 생기는 광전자 에너지를 측정하여, 시료의 구성 원소와, 그 전자 상태를 분석할 수 있는 측정 방법이다. 시료 7, 및 시료 8의 조건, 구조, 및 조성 분석의 결과를 표 2에 나타낸다.
Figure pct00003
표 2로부터, 타겟 A를 이용하여 제작한 시료 7은 In = 18.0(원자%), Ga = 15.3(원자%), Zn = 4.6(원자%), O = 61.0(원자%), Si = 1.1(원자%)의 조성인 것을 알 수 있었다; 타겟 B를 이용하여 형성된 시료 8은 In = 16.7(원자%), Ga = 14.4(원자%), Zn = 4.3(원자%), O = 62.0(원자%), Si = 2.6(원자%)의 조성인 것을 알 수 있었다.
(결정성 평가)
시료 9 내지 시료 14가 제작되었다. 시료 9는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성한다. 시료 10은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 11은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 A를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 650℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 650℃의 열 처리를 실시한다. 시료 12는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성한다. 시료 13은 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 450℃의 열 처리를 실시한다. 시료 14는 다음의 방법으로 형성된다: 유리 기판 위에 타겟 B를 이용하여 스퍼터링법으로 전력 = 100 w, 압력 = 0.4 Pa, 기판 온도 = 200℃, Ar/O2 = 0/15 sccm(O2 = 100%)의 조건 하에서 산화물 반도체막을 형성하고; 그 후, 질소 분위기 내에서 1시간 동안 650℃의 열 처리를 실시하고; 계속하여 산소 분위기 내에서 1시간 동안 650℃의 열 처리를 실시한다.
시료 9 내지 시료 14에서 산화물 반도체막의 각각의 막 두께는 100 nm로 했다. 제작한 시료의 조건, 및 구조 등에 대하여 표 3에 나타낸다. 단, 시료 9 내지 시료 11은 앞에서 기재한 시료 7과 같은 조성의 산화물 반도체막이며, 시료 12 내지 시료 14는 앞에서 기재한 시료 8과 같은 조성의 산화물 반도체막이다.
Figure pct00004
다음에, 상기 시료 9 내지 시료 14의 결정성에 대하여 분석을 행하였다. 결정성의 분석으로서는 X선 회절법(XRD：X-Ray Diffraction)을 이용했다. XRD는 X선이 결정 격자로 회절을 나타내는 현상이기 때문에, 측정 시료의 결정성을 측정할 수 있다. 시료 9 내지 시료 11의 결정성 분석 결과를 도 18의 (A)에, 시료 12 내지 시료 14의 결정성 분석 결과를 도 18의 (B)에 각각 나타낸다.
도 18의 (A)로부터 타겟 A를 이용하여 형성된 시료 9 내지 시료 11에서는 열 처리를 하지 않은 시료 9, 및 450℃의 열 처리를 행한 시료 10에서는 명확한 결정성을 나타내는 회절 피크가 확인되지 않았다. 한편, 650℃의 열 처리를 행한 시료 11에서는 2θ = 31° 부근에 결정화를 나타내는 회절 피크가 확인되었다.
또한, 도 18의 (B)로부터 타겟 B를 이용한 시료 12 내지 시료 14에서는 열 처리를 하지 않은 시료 12, 450℃의 열 처리를 행한 시료 13, 및 650℃의 열 처리를 행한 시료 14에서는 명확한 결정성을 나타내는 회절 피크가 확인되지 않았다.
이상의 결과로부터, 타겟 A를 이용하여 형성된 시료 9 내지 시료 11은 산화물 반도체막 내의 실리콘(Si) 농도가 1.1 원자%이며; 타겟 B를 이용하여 형성된 시료 12 내지 시료 14는 산화물 반도체막 내의 실리콘(Si) 농도가 2.6 원자%이다. 이와 같이, 산화물 반도체막 내의 Si 농도가 높을 때, 결정화가 저해되는 것을 알 수 있었다.
102：기판
104：하지 절연막
106：산화물 반도체막
106a：영역
106b：영역
106c：영역
106d：영역
106e：영역
106f：영역
106g：영역
106h：영역
108a：소스 전극
108b：드레인 전극
110：게이트 절연막
112：게이트 전극
114：층간 절연막
150：트랜지스터
160：트랜지스터
180：절연막
181：도펀트
182：도전막
184：절연막
186：배선
200：기판
206：소자 분리 절연막
208：게이트 절연막
210：게이트 전극
216：채널 형성 영역
220：불순물 영역
224：금속 간 화합물 영역
228：절연막
230：절연막
260：트랜지스터
264：커패시터
350：메모리 셀
351：메모리 셀 어레이
351a：메모리 셀 어레이
351b：메모리 셀 어레이
353：주변 회로
354：커패시터
801：트랜지스터
803：트랜지스터
804：트랜지스터
805：트랜지스터
806：트랜지스터
807：X 디코더
808：Y 디코더
811：트랜지스터
812：유지 용량
813：X 디코더
814：Y 디코더
901：RF 회로
902：아날로그 베이스밴드 회로
903：디지털 베이스밴드 회로
904：배터리
905：전원 회로
906：어플리케이션 프로세서
907：CPU
908：DSP
909：인터페이스
910：플래시 메모리
911：디스플레이 컨트롤러
912：메모리 회로
913：디스플레이
914：표시부
915：소스 드라이버
916：게이트 드라이버
917：음성 회로
918：키보드
919：터치 센서
950：메모리 회로
951：메모리 컨트롤러
952：메모리
953：메모리
954：스위치
955：스위치
956：디스플레이 컨트롤러
957：디스플레이
1001：배터리
1002：전원 회로
1003：마이크로 프로세서
1004：플래시 메모리
1005：음성 회로
1006：키보드
1007：메모리 회로
1008：터치 패널
1009：디스플레이
1010：디스플레이 컨트롤러
이 출원은 2011년 10월 14일 일본 특허청에 출원된 일본 특허 출원 2011-227022 호에 기초한 것이고, 참고를 위해 상기 특허 출원의 전체 내용이 포함된다.

Claims (18)

  1. 반도체 장치에 있어서,
    기판 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 게이트 절연막으로서, 실리콘을 포함하는 산화물을 포함하는 상기 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 산화물 반도체막은 실리콘의 농도가 1.0 원자% 이하인 영역을 포함하고,
    상기 영역은 상기 산화물 반도체막과 상기 게이트 절연막과의 계면에 위치하고 상기 게이트 절연막과 접촉하고,
    상기 영역은 결정부를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막의 단부는 20°내지 50°의 각도로 테이퍼를 가지는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 상기 영역 이외에 제 2 결정부를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기판과 상기 산화물 반도체막 사이에 하지 절연막을 더 포함하고,
    상기 결정부에서, c축이 상기 하지 절연막과 상기 산화물 반도체막과의 계면에 대하여 수직인 방향으로 정렬되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 영역에서의 실리콘 농도는 0.1 원자% 이하인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 위의 층간 절연막을 더 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    기판 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 게이트 절연막으로서, 실리콘을 포함하는 산화물을 포함하는 상기 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 산화물 반도체막은 실리콘의 농도가 1.0 원자% 이하이고, 탄소 농도가 1.0×1020 atoms/cm3 이하인 영역을 포함하고,
    상기 영역은 상기 산화물 반도체막과 상기 게이트 절연막과의 계면에 위치하고 상기 게이트 절연막과 접촉하고,
    상기 영역은 결정부를 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체막의 단부는 20°내지 50°의 각도로 테이퍼를 가지는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 산화물 반도체막은 상기 영역 이외에 제 2 결정부를 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 기판과 상기 산화물 반도체막 사이에 하지 절연막을 더 포함하고,
    상기 결정부에서, c축이 상기 하지 절연막과 상기 산화물 반도체막과의 계면에 대하여 수직인 방향으로 정렬되는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 영역에서의 실리콘 농도는 0.1 원자% 이하인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 위의 층간 절연막을 더 포함하는, 반도체 장치.
  13. 반도체 장치에 있어서,
    기판 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 게이트 절연막으로서, 실리콘을 포함하는 산화물을 포함하는 상기 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 산화물 반도체막은 실리콘의 농도가 1.0 원자% 이하이고, 탄소 농도가 1.0×1020 atoms/cm3 이하인 영역을 포함하고,
    상기 영역은 상기 산화물 반도체막과 상기 게이트 절연막과의 계면에 위치하고 상기 게이트 절연막과 접촉하고,
    상기 영역은 결정부를 포함하고,
    상기 영역은 5㎚ 이하인 두께를 가지는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 산화물 반도체막의 단부는 20°내지 50°의 각도로 테이퍼를 가지는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 산화물 반도체막은 상기 영역 이외에 제 2 결정부를 포함하는, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 기판과 상기 산화물 반도체막 사이에 하지 절연막을 더 포함하고,
    상기 결정부에서, c축이 상기 하지 절연막과 상기 산화물 반도체막과의 계면에 대하여 수직인 방향으로 정렬되는, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 영역에서의 실리콘 농도는 0.1 원자% 이하인, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 위의 층간 절연막을 더 포함하는, 반도체 장치.
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