KR20120102748A - 전계 효과 트랜지스터 - Google Patents

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켄고 아키모토
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 캐리어 농도의 제어성 및 안정성에 우수하고, 또한, 원가가 낮은 산화물 반도체 재료의 제공 및 이것을 이용한 전계 효과 트랜지스터의 제공을 목적으로 한다.
인듐과 실리콘과 아연을 포함하는 산화물을 산화물 반도체 재료로서 이용한다. 이때, 산화물 반도체막 중에 있어서의 실리콘의 함유량은 4 mol% 이상 8 mol% 이하으로 한다. 이와 같이 In-Si-Zn-0 막을 이용한 전계 효과 트랜지스터는 고온의 열처리에 견딜수 있고, 또한, -BT 스트레스에 대해 유효하다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은 산화물 반도체를 이용한 전계 효과 트랜지스터에 관한 것이다.
근년, 폴리 실리콘의 장점인 높은 이동도 및 아몰퍼스 실리콘의 장점인 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체가 주목되고 있다.
특허문헌 1에서는 산화물 반도체로서 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 산화물(In-Ga-Zn-O 조성을 가지는 재료)을 이용한 전계 효과 트랜지스터가 제안되고 있다.
일본국 특개 2006-173580호 공보
하지만, In-Ga-Zn-O 조성을 가지는 재료는 고가의 원료 물질을 사용하기 때문에, 원가를 줄이는 것이 과제이다.
이 과제를 비추어 보아, 캐리어 농도의 제어성 및 안정성이 우수하고 또한, 원가가 낮은 산화물 반도체 재료의 제공 및 이것을 이용한 전계 효과 트랜지스터의 제공을 목적으로 한다.
인듐(In)과 실리콘(Si)과 아연(Zn)을 포함하는 산화물(In-Si-Zn-O 조성을 가지는 재료)을 산화물 반도체 재료로서 이용한다. 이 때, 산화물 반도체막 중에 있어서의 Si의 함유량은 4 mol% 이상 8 mol% 이하로 한다.
본 발명의 일양태는 게이트 전극과, 게이트 절연막과, 산화물 반도체막과, 소스 전극과, 드레인 전극을 구비하고, 산화물 반도체막은 인듐과 실리콘과 아연을 포함하는 산화물이고, 산화물 반도체막 중에 있어서의 실리콘 함유량은 4 mol% 이상 8 mol% 이하인 것을 특징으로 하는 전계 효과 트랜지스터이다.
In-S-Zn-O 조성을 가지는 재료를 이용함으로써, 안정된 특성의 전계 효과 트랜지스터를 낮은 원가로 제공할 수 있다.
도 1은 산화물 반도체를 이용한 전계 효과 트랜지스터의 단면 모식도.
도 2는 In-Si-Zn-O 타겟 중의 Si 함유량과, In-S-Zn-O 막 중의 Si 함유량과의 비교를 나타낸 그래프.
도 3은 In-Si-Zn-O 막의 X선 회절 분석법(XRD)에 의한 측정 결과를 나타낸 그래프.
도 4는 In-Si-Zn-O 막의 홀(Hall) 효과 이동도의 막 중 Si 함유량 의존성을 나타낸 그래프.
도 5는 [1] Si=0[mol%], 열처리 조건(N2의 분위기에서, 350℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 6은 [1] Si=0[mol%], 열처리 조건(N2의 분위기에서, 450℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 7은 [1] Si=0[mol%], 열처리 조건(N2의 분위기에서 600℃ 후, 건조 air에서의 450℃로 변경됨)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 8은 [2] Si=2[mol%], 열처리 조건(N2의 분위기에서 350℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 9는 [2] Si=2[mol%], 열처리 조건(N2의 분위기에서 450℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 10은 [2] Si=2[mol%], 열처리 조건(N2의 분위기에서 600℃ 후, 건조 air에서의 450℃로 변경됨)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 11은 [3] Si=4[mol%], 열처리 조건(N2의 분위기에서 350℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 12는 [3] Si=4[mol%], 열처리 조건(450℃, N2)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 13은 [3] Si=4[mol%], 열처리 조건(N2의 분위기에서 600℃ 후, 건조 air에서의 450℃로 변경됨)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 14는 [4] Si=8[mol%], 열처리 조건(N2의 분위기에서 350℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 15는 [4] Si=8[mol%], 열처리 조건(N2의 분위기에서 450℃)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 16은 [4] Si=8[mol%], 열처리 조건(N2의 분위기에서 600℃ 후, 건조 air에서의 450℃로 변경됨)의 전계 효과 트랜지스터의 초기 특성을 나타낸 그래프.
도 17은 [1] Si=0[mol%]의 전계 효과 트랜지스터의 +BT 시험 결과를 나타낸 그래프.
도 18은 [1] Si=0[mol%]의 전계 효과 트랜지스터의 -BT 시험 결과를 나타낸 그래프.
도 19는 [2] Si=2[mol%]의 전계 효과 트랜지스터의 +BT 시험 결과를 나타낸 그래프.
도 20는 [2] Si=2[mol%]의 전계 효과 트랜지스터의 -BT 시험 결과를 나타낸 그래프.
도 21은 [3] Si=4[mol%]의 전계 효과 트랜지스터의 +BT 시험 결과를 나타낸 그래프.
도 22는 [3] Si=4[mol%]의 전계 효과 트랜지스터의 -BT 시험 결과를 나타낸 그래프.
도 23은 [4] Si=8[mol%]의 전계 효과 트랜지스터의 +BT 시험 결과를 나타낸 그래프.
도 24는 [4] Si=8[mol%]의 전계 효과 트랜지스터의 -BT 시험 결과를 나타낸 그래프.
도 25는 도 1에 나타낸 전계 효과 트랜지스터의 제작 공정을 나타낸 도면.
도 26은 도 1에 나타낸 전계 효과 트랜지스터의 제작 공정을 나타낸 도면.
이하, 본 명세서에 의해서 개시된 발명의 실시형태에 대하여, 도면을 이용하여 설명한다. 단, 발명은 이하의 설명으로 한정되지 않고, 그 발명의 취지 및 그 범위로부터 이탈하지 않고, 그 양태 및 상세한 사항을 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
(실시형태 1)
도 1은 산화물 반도체를 이용한 전계 효과 트랜지스터의 단면 모식도이다. 이 전계 효과 트랜지스터는 기판(10), 베이스 절연막(20), 게이트 전극(30), 게이트 절연막(40), 산화물 반도체막(50) 및 금속막(60)으로 구성되어 있다. 또한, 산화물 반도체막(50)은 In-Si-Zn-O 막이다.
도 1에 나타낸 전계 효과 트랜지스터는 채널 에칭형의 보텀 게이트 구조이다. 단, 전계 효과 트랜지스터의 구조는 이것에 한정되는 것이 아니라, 임의의 탑게이트 구조, 보텀 게이트 구조에 의해서 구성할 수 있다.
기판(10)에는 유리 기판을 이용하는 것이 적절하다. 후에 고온에서 가열 처리를 행하는 경우에는 유리 기판 중에서도, 변형점이 730℃ 이상인 것을 이용하면 좋다. 또한, 내열성을 고려하면, 산화 붕산(B2O3)보다, 산화 바륨(BaO)을 많이 포함하는 유리 기판이 적합하다.
유리 기판 이외에도, 세라믹 기판, 석영 유리 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을, 기판(10)으로서 이용하여도 좋다. 그 외에도, 결정화 유리 등을 기판(10)으로서 이용할 수 있다.
베이스 절연막(20)은 기판(10)으로부터의 불순물 원소의 확산을 방지하는 기능을 가진다. 또한, 베이스 절연막(20)은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막 또는 질화 산화 실리콘막으로부터 선택된 하나 또는 복수의 막에 의해서 형성할 수 있다.
단, 기판(10)으로서, 절연성의 기판을 이용하는 경우는 베이스 절연막(20)을 형성할 필요는 없다. 즉, 절연 표면을 가지는 기판(10) 위에 게이트 전극(30)을 형성하면 좋다.
게이트 전극(30)으로서는, 금속 도전막을 이용할 수 있다. 금속 도전막의 재료로서는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo) 또는 텅스텐(W)으로부터 선택된 원소 또는 이들 원소를 성분으로 하는 합금 등을 이용할 수 있다. 예를 들어, 티탄막-알루미늄막-티탄막의 3층 구조 또는 몰리브덴막-알루미늄막-몰리브덴막의 3층 구조 등을 이용할 수 있다. 또한, 금속 도전막은 3층 구조에 한정되지 않고, 단층 또는 2층 구조, 또는 4층 이상의 적층 구조이어도 좋다.
게이트 절연막(40)은 산화물 반도체막(50)과 접하기 때문에, 막질이 치밀하고 절연 내압이 높은 막인 것이 바람직하다. 그 때문에, 특히, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD법에 의하여, 게이트 절연막(40)을 성막하는 것이 적합하다. 게이트 절연막(40) 성막 시의 플라즈마 대미지를 줄이기 위함이다. 이 결과, 게이트 절연막(40)에서 생기는 결함을 저감시킬 수 있게 되고, 그 후 형성하는 산화물 반도체막(50)과의 계면의 형태를 양호하게 할 수 있다. 가령, 산화물 반도체막(50)과, 게이트 절연막(40)의 계면 형태가 불량이라고 하면, 전계 효과 트랜지스터의 대표적인 신뢰성 평가 시험인 바이어스?온도(BT) 시험에 있어서, 불순물과 산화물 반도체의 주성분과의 결합수가 절단됨으로써 생성된 부대 결합수에 의해서, 스레숄드 전압의 시프트가 유발되는 결과가 된다.
또한, 게이트 절연막(40)은 수분, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하다. 또한, 게이트 절연막(40)으로서는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄 또는 산화 하프늄 등의 막을 이용할 수 있다.
산화물 반도체막(50)은 상기와 같이 In-Si-Zn-O 막이고, 막 중 Si 함유량은 4 mol% 이상 8 mol% 이하이다.
산화물 반도체막(50)은 도너의 원인이라고 생각되는 수소, 수분, 수산기 또는 수산화물(수소 화합물이라고도 함) 등의 불순물을 의도적으로 배제한 후, 이들의 불순물의 배제 공정에서 동시에 감소하게 되는 산소를 공급함으로써, 고순도화 및 전기적으로 I형(진성)화되어 있다. 전계 효과 트랜지스터의 전기적 특성의 변동을 억제하기 위해서이다.
산화물 반도체막(50) 중의 수소 농도가 적을수록, 산화물 반도체막(50)은 I형에 가깝다. 따라서, 산화물 반도체막(50)에 포함되는 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 5×1016 atoms/cm3 미만으로 하면 좋다. 이 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해서 측정할 수 있다.
와이드 밴드갭 반도체인 산화물 반도체는 소수 캐리어 밀도가 낮고, 또한, 소수 캐리어가 야기되기 어렵다. 그 때문에, 산화물 반도체막(50)을 이용한 전계 효과 트랜지스터에 있어서는, 터널 전류가 발생하기 어렵고, 나아가서는, 오프 전류가 흐르기 어렵게 된다.
또한, 와이드 밴드갭 반도체인 산화물 반도체막(50)을 이용한 전계 효과 트랜지스터에 있어서는, 충돌 이온화 및 애벌란시 항복이 일어나기 어렵다. 따라서, 산화물 반도체막(50)을 이용한 전계 효과 트랜지스터는 핫 캐리어 열화로의 내성이 있다고 할 수 있다. 핫 캐리어 열화의 주된 요인은 애벌란시 항복에 의해서 캐리어의 수가 증대하고, 고속으로 가속된 캐리어가 게이트 절연막으로 주입되기 때문이다.
금속막(60)은 소스 전극 또는 드레인 전극으로서 이용된다. 금속막(60)으로서는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta) , 티탄(Ti) , 몰리브덴(Mo) 또는 텅스텐(W) 등의 금속 재료 또는 이들 금속 재료를 성분으로 하는 합금 재료를 이용할 수 있다. 또한, 금속막(60)은 알루미늄(Al), 구리(Cu) 등의 금속막의 한면 또는 양면에 크롬(Cr), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo) 또는 텅스텐(W) 등의 고융점 금속막을 적층시킨 구성이어도 좋다. 또한, 실리콘(Si), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 또는 이트륨(Y) 등, 알루미늄막에 생기는 힐록이나 위스커의 발생을 방지하는 원소가 첨가되어 있는 알루미늄 재료를 이용함으로써, 내열성이 우수한 금속막(60)을 얻을 수 있다.
(실시형태 2)
도 1에 나타낸 구성의 전계 효과 트랜지스터의 제작 공정에 대해서, 도 25(A)~도 25(D) 및 도 26(A)~도 26(D)에 기초하여 설명한다.
도 25(A)에 예시된 바와 같이, 기판(10) 위에, 베이스 절연막(20)을 성막한다.
도 25(B)에 예시된 바와 같이, 베이스 절연막(20) 위에, 도전막(35)을 성막한다.
도 25(C)에 예시된 바와 같이, 제 1 포토리소그래피 공정에 의하여 게이트 전극(30)을 형성한다.
도 25(D)에 예시된 바와 같이, 게이트 전극(30) 위에 게이트 절연막(40)을 성막한다.
도 26(A)에 예시된 바와 같이, 게이트 절연막(40) 위에 산화물 반도체막(55)을 성막한다.
도 26(B)에 예시된 바와 같이, 산화물 반도체막(55)을 에칭하고, 산화물 반도체막(50)을 형성한다.
도 26(C)에 예시된 바와 같이, 산화물 반도체막(50) 위에, 금속막(65)을 성막한다.
도 26(D)에 예시된 바와 같이, 금속막(65)을 에칭하고, 금속막(60)을 형성한다.
이상의 공정에 의하여, 도 1에 나타낸 전계 효과 트랜지스터가 얻어진다.
보충 설명이 필요한 공정에 대해서는 이하에 설명을 한다.
도 25(C)에 나타낸 게이트 전극(30)의 형성 공정에 있어서, 제 1 포토리소그래피 공정에 이용하는 레지스트 마스크는 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토 마스크를 사용하지 않기 때문에, 제조 원가를 저감할 수 있다.
도 25 (D)에 나타낸 게이트 절연막(40)의 성막 공정에 있어서, 게이트 절연막(40)은, 예를 들어, 스퍼터링법에 의하여 성막한다. 이 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극(30)이 형성된 기판(10)을 예비 가열함으로써, 기판(10)에 흡착한 수소 및 수분 등의 불순물을 이탈 및 배기하면 좋다. 이는 그 후 형성되는 게이트 절연막(40) 및 산화물 반도체막(50)에, 수소 및 수분 등의 불순물이 극력 포함되지 않도록 하기 위함이다. 또한, 게이트 절연막(40)까지가 형성된 기판(10)을 예비 가열하여도 좋다.
예비 가열의 적절한 온도로서는 100℃ 이상 400℃ 이하가 적절하다. 150℃ 이상 30O℃ 이하라면 더욱 적합하다. 또한, 예비 가열실에 있어서의 배기 수단은 크라이오 펌프를 이용하는 것이 적절하다.
도 26(A)에 나타낸 산화물 반도체막(55)의 성막 공정에 있어서, 산화물 반도체막(55)은 스퍼터링법에 의해서 성막한다.
산화물 반도체막(55)의 성막전에 감압 형태의 처리실 내에 기판(10)을 보유하고, 기판(10)을 실온 이상 400℃ 미만의 온도로 가열한다. 그리고, 처리실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하면서, 기판(10)과 타겟 사이에 전압을 인가함으로써, 기판(10) 위에 산화물 반도체막(55)을 성막한다.
처리실 내의 잔류 수분을 제거하는 배기수단에는 흡착형의 진공 펌프를 이용하는 것이 적절하다. 예로서, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등을 들 수 있다. 또한, 배기 수단으로서 터보 펌프에 콜드 트랩을 더한 것을 이용할 수 있다. 처리실 내보다, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등을 배기함으로써, 이 처리실에 있어서 성막한 산화물 반도체막(55)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 크라이오 펌프에 의한 처리실 내에 잔류하는 수분을 제거하면서 스퍼터링에 의한 성막을 행함으로써, 산화물 반도체막(55)을 성막할 때의 기판(10)의 온도를 실온 이상 400℃ 미만으로 할 수 있다.
또한, 산화물 반도체막(55)을 스퍼터링법에 의해서 성막하기 전에, 역스퍼터링에 의해서, 게이트 절연막(40)의 표면에 부착하고 있는 먼지를 제거하면 좋다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 기판 측에 RF 전원을 이용하여 전압을 인가함으로써 생기는 반응성 플라즈마에 의해서, 기판 표면을 세정하는 방법이다. 또한, 역스퍼터링은 아르곤 분위기 중에서 행한다. 또한, 아르곤 대신, 질소, 헬륨 또는 산소 등을 사용하여도 좋다.
도 26(B)에 나타낸 산화물 반도체막(55)의 에칭 공정 후, 산화물 반도체막(50)의 탈수화 또는 탈수소화를 위해서 열처리를 행한다. 탈수화 또는 탈수소화를 위한 가열 처리 온도는 350℃ 이상 750℃ 이하가 적절하다.
탈수화 또는 탈수소화를 위한 가열 처리는 예를 들어, 가열 처리 장치 중 하나인 전기로에, 산화물 반도체막(50)이 형성된 기판(10)을 도입하고, 질소 분위기 하에서 행한다. 그 후, 같은 전기로에 고순도의 산소 가스, 고순도의 일산화 이질소(N2O) 가스 또는 초건조 air(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하에서, 질소와 산소가 4대 1의 비율로 혼합된 기체)를 도입해서 냉각을 행한다. 산소 가스 또는 N2O 가스에는 물, 수소 등이 포함되지 않은 것이 바람직하다. 또한, 산소 가스 또는 N2O 가스의 순도를 6N(99. 9999%) 이상, 7N(99. 99999%) 이상(즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 적절하다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수도 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 도 26 (A)에 나타낸 산화물 반도체막의 성막 공정의 후에 행하여도 좋다.
(실시예 1)
[In-Si-Zn-O 막에 대해서]
타겟 조성이 다른 4종류의 In-Si-Zn-O 막을 성막하고, 그 특성을 비교하였다. 타겟 조성은 다음의 [1]~[4]와 같다.
[1] In2O3:ZnO=1:2 [mol] (Si=0 [mol%]),
[2] In2O3:ZnO:SiO2=1:2:0.2 [mol] (Si=2 [mol%],
[3] In2O3:ZnO:SiO2=1:2:0.4 [mol] (Si=4 [mol%]),
[4] In2O3:ZnO:SiO2=1:2:1.0 [mol] (Si=8 [mol%]).
도 2는 In-Si-Zn-O 타겟 중의 Si 함유량과, In-Si-Zn-O 막 중의 Si 함유량의 비교를 나타낸 그래프이다. 이 그래프의 횡축은 타겟 중 Si 함유량(mol%)을 나타내고, 종축은 막 중 Si 함유량(mol%)를 나타낸다. 이 그래프로부터, 타겟 중 Si 함유량과, 막 중 Si 함유량은 거의 일치하는 것을 알 수 있다.
도 2에 나타낸 그래프에 있어서, 타겟 중 Si 함유량은 계산에 의해서 구한 값이다. 또한, 막 중 Si 함유량은 러더퍼드 후방 산란 분석법(RBS)에 의해서 측정한 값이다. 그리고, 그 수치는 표 1에 나타낸 바와 같다. 즉, 본 명세서에서 Si 함유량을 Si=0, 2, 4, 8 [mol%]과 같이 기입한 것은, 간편히 하기 위함이다.
타겟 중 Si 농도(mol%) 막 중 Si 농도(mol%)
0 1.2
2.1 2.2
3.9 3.9
8.3 8.8
도 3은 In-Si-Zn-O 막의 X선 회절 분석법(XRD)에 의한 측정 결과를 나타낸 그래프이다. 이 그래프의 횡축은 X선의 조사 각도를 나타내고, 종축은 피크의 크기를 나타낸다. 이 그래프로부터, 막 중 Si 함유량이 상승할수록, In-Zn-O에 기인한 30-35 deg.에서 생기는 브로드 피크의 크기는 약해지는 것을 알 수 있다.
도 4는 In-Si-Zn-O 막의 홀 효과 이동도의 막 중 Si 함유량 의존성을 나타낸 그래프이다. 이 그래프의 횡축은 막 중 Si 함유량을 나타내고, 좌종축은 홀 효과 이동도를 나타내고, 우종축은 캐리어 밀도를 나타내고 있다. 이 그래프로부터, 막 중 Si 함유량이 상승할수록, 홀 효과 이동도(그래프는 ○표시) 및 캐리어 밀도(그래프는 X표시)는 감소하는 것을 알 수 있다.
또한, 도 4의 그래프로부터, Si 함유량이 4 mol%일 때, 캐리어 밀도는 1×1020/cm3 이하인 것을 판독할 수 있다. 마찬가지로, Si 함유량이 4 mol%일 때, 홀 효과 이동도는 20 cm2/Vs 이하인 것을 판독할 수 있다.
도 3 및 도 4에 나타낸 그래프로부터, Si를 포함시킴으로써 산화물 반도체막(50)의 캐리어 밀도를 제어할 수 있는 것을 알 수 있다.
또한, 도 3 및 도 4에 나타낸 그래프를 얻기 위해서 측정에 이용한 샘플은, 두께 150 nm의 In-Si-Zn-O 막을 450℃의 N2 분위기에서 1시간 열처리한 것이다.
[In-Si-Zn-O 막을 이용한 전계 효과 트랜지스터의 초기 특성에 대해서]
도 5 내지 도 16은 도 1에 나타낸 전계 효과 트랜지스터의 Id-Vg 특성 [log(Id)-Vg]를 나타낸 그래프이다. 이들 그래프의 횡축은 게이트 전압값 Vg[V]의 레벨을 나타내고, 좌종축은 드레인 전류값 Id[A](그래프는 실선)의 양을 나타내고, 우종축은 전계 효과 이동도 μFE [cm2/Vs](그래프는 파선)을 나타낸다. 또한, 여기에서의 Id-Vg 특성의 측정은 드레인 전압 Vd[V]의 레벨을 1V 또는 10V로 하고, -30V 내지 30V의 게이트 전압 Vg[V]를 인가하는 조건 하에서 행하였다.
또한, 측정에 이용한 전계 효과 트랜지스터에는 게이트 절연막(40)으로서 두께 100nm의 SiON 막을, 금속막(60)으로서 두께 100nm의 Ti 막을 사용하였다. 또한, 산화물 반도체막(50)의 막 두께는 20nm, 채널 길이(L)는 10μm, 채널 폭(W)은 50μm이다. 또한, 이 전계 효과 트랜지스터에 있어서의 산화물 반도체막(50)의 성막은 가스비가 Ar/O2=67/33 [%], 총 압력이 0.4 Pa인 분위기 중에서, 실온의 기판에 대해, 100W의 DC 전원을 사용한 스퍼터링법으로 행하였다.
도 5 내지 도 7은 산화물 반도체막(50)이 [1] Si=0 [mol%]인 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸 그래프이다. 또한, 이 3개의 그래프는 각각 산화물 반도체막(50) 성막 후의 열처리 조건이 상이한 전계 효과 트랜지스터의 Id-Vg 특성을 측정한 것이다. 도 5의 전계 효과 트랜지스터는 350℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 6의 전계 효과 트랜지스터는 450℃의 N2 분위기에서 1시간 열처리한 것이다. 도 7의 전계 효과 트랜지스터는 600℃의 N2 분위기에서 1시간 열처리한 후, 450℃의 N2:O2=4:1 분위기(이하, 이 분위기를 「건조 air」이라고 함)에서 1시간 열처리한 것이다.
도 5 및 도 6에 의하면, 이 전계 효과 트랜지스터의 오프 전류는 1×10-13 A 이하, 온 전류는 1×10-5 A 이상, 온/오프비 108 이상의 우수한 스위칭 특성이 얻어지는 것을 알 수 있다. 또한, 전계 효과 이동도 μFE는 45 cm2/Vs에 이르고 있다.
하지만, 도 7에 의하면, 이 전계 효과 트랜지스터는 충분한 온/오프비를 가지지 않은 것을 알 수 있다. 또한, 이 전계 효과 트랜지스터는 노멀리 온으로 되어 있는 것을 알 수 있다.
도 8 내지 도 10은 산화물 반도체막(50)의 Si 함유량이 [2] Si=2 [mol%]인 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸 그래프이다. 또한, 이 3개의 그래프는 각각 산화물 반도체막(50) 성막 후의 열처리 조건이 상이한 전계 효과 트랜지스터의 Id-Vg 특성을 측정한 것이다. 도 8의 전계 효과 트랜지스터는 350℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 9의 전계 효과 트랜지스터는 450℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 10의 전계 효과 트랜지스터는 600℃의 N2 분위기에서 1시간 열처리한 후, 450℃의 N2:O2 =4:1 (건조 air) 분위기에서 1시간 열처리한 것이다.
도 8 및 도 9에 의하면, 이 전계 효과 트랜지스터의 오프 전류는 1×10-13 A 이하, 온 전류는 1×10-5 A 이상, 온/오프비 108 이상 우수한 스위칭 특성이 얻어지는 것을 알 수 있다. 또한, 전계 효과 이동도 μFE는 22 cm2/Vs에 이르고 있다.
하지만, 도 10에 의하면 이 전계 효과 트랜지스터는 충분한 온/오프비를 가지지 않은 것을 알 수 있다. 또한, 이 전계 효과 트랜지스터는 노멀리 온으로 되어 있는 것을 알 수 있다.
도 11 내지 도 13은 산화물 반도체막(50)의 Si 함유량이 [3] Si=4 [mol%]인 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸 그래프이다. 또한, 이 3개의 그래프는 각각 산화물 반도체막(50) 성막 후의 열처리 조건이 상이한 전계 효과 트랜지스터의 Id-Vg 특성을 측정한 것이다. 도 11의 전계 효과 트랜지스터는, 350℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 12의 전계 효과 트랜지스터는 450℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 13의 전계 효과 트랜지스터는 600℃의 N2 분위기에서 1시간 열처리한 후, 450℃의 N2:O2=4:1(건조 air) 분위기에서 1시간 열처리한 것이다.
도 11 내지 도 13에 의하면, 이 전계 효과 트랜지스터의 오프 전류는 1×10-13 A 이하, 온 전류는 1×10-5 A 이상, 온/오프비 108 이상의 우수한 스위칭 특성이 얻어지는 것을 알 수 있다. 또한, 전계 효과 이동도 μFE는 10 cm2/Vs에 이르고 있다.
도 14 내지 도 16은 산화물 반도체막(50)의 Si 함유량이 [4] Si=8 [mol%]인 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸 그래프이다. 또한, 이 3개의 그래프는 각각 산화물 반도체막(50) 성막 후의 열처리 조건이 상이한 전계 효과 트랜지스터의 Id-Vg 특성을 측정한 것이다. 도 14의 전계 효과 트랜지스터는 350℃의 N2 분위기에서, 1시간 열처리한 것이다. 도 15의 전계 효과 트랜지스터는 450℃의 N2 분위기에서 1시간 열처리한 것이다. 도 16의 전계 효과 트랜지스터는 600℃의 N2 분위기에서 1시간 열처리한 후, 450℃의 N2:O2=4:1(건조 air) 분위기에 있어서 1시간 열처리한 것이다.
도 14 내지 도 16에 의하면, 이 전계 효과 트랜지스터의 오프 전류는 1×10-13 A 이하, 온 전류는 1×10-6 A 이상, 온/오프비 107 이상의 우수한 스위칭 특성이 얻어지는 것을 알 수 있다. 단, 전계 효과 이동도 μFE의 값은 극히 작다.
이들 그래프로부터, Si 함유량이 증가할수록, 트랜지스터의 전계 효과 이동도는 하강하는 것을 알 수 있다. 한편, Si를 보유시키지 않은 경우, 또는 Si 함유량이 적은 경우는 산화물 반도체막(50) 성막 후의 열처리 온도가 고온이 될수록 스레숄드 전압이 하강하고, 트랜지스터가 노멀리 온이 되는 것을 알 수 있다.
[In-Si-Zn-O 막을 이용한 전계 효과 트랜지스터의 BT 시험 결과에 대해서]
도 17 내지 도 24는 도 1에 나타낸 트랜지스터의 바이어스?온도 (BT) 시험 결과를 나타낸 그래프이다. 이들 그래프의 횡축은 게이트 전압값 Vg[V]의 레벨을 나타내고, 좌종축은 드레인 전류값 Id[A](그래프는 시험 전:두꺼운 실선, 시험 후:두꺼운 파선)의 양을 나타내며, 우종축은 전계 효과 이동도 μFE [cm2/Vs](그래프는 시험 전:실선, 시험 후: 파선)를 나타낸다.
[0063]
또한, 측정에 이용한 전계 효과 트랜지스터는 게이트 절연막(40)으로서 두께 100 nm의 SiON 막을 성막하고, 두께 20nm의 산화물 반도체막(50)을 더 성막한 후, 350℃의 N2:O2=4:1(건조 air) 분위기에서 1시간 열처리하고, 금속막(60)으로서 두께 100nm의 Ti막을 성막한 후, 또한 250℃의 N2 분위기에서 1시간 열처리한 것이다. 또한, 이 전계 효과 트랜지스터의 채널 길이(L)는 20μm, 채널 폭(W)도 20μm이다.
또한, BT 시험은 150℃에서 1시간 동안, 20 V의 게이트 전압(+BT) 또는 -20 V의 게이트 전압(-BT)을 인가하는 조건으로 행한다. 또한, 본 BT 시험에서 드레인 전압값 Vd[V]는 1 V 또는 10 V로 설정하였다.
도 17 및 도 18은 산화물 반도체막(50)의 Si 함유량이 [1] Si=0 [mol%]인 전계 효과 트랜지스터의 시험 결과를 나타낸 그래프이다. 도 17은 +BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 2.66V이다. 도 18은 -BT시험의 결과를 나타내고, 스레숄드 전압의 변화량은 -3.42V이다.
도 19 및 도 20은 산화물 반도체막(50)의 Si 함유량이 [2] Si=2 [mol%]인 전계 효과 트랜지스터의 시험 결과를 나타내는 그래프이다. 도 19는 +BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 2.90V이다. 도 20는 -BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 -2.59V이다.
도 21 및 도 22는 산화물 반도체막(50)의 Si 함유량이 [3] Si=4 [mol%]인 전계 효과 트랜지스터의 시험 결과를 나타낸 그래프이다. 도 21은 +BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 6.04V이다. 도 22는 -BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 -0.22V이다.
도 23 및 도 24는 산화물 반도체막(50)의 Si 함유량이 [4] Si=8 [mol%]인 전계 효과 트랜지스터의 시험 결과를 나타낸 그래프이다. 도 23은 +BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 14.48V이다. 도 24는 -BT 시험의 결과를 나타내고, 스레숄드 전압의 변화량은 -0.12 V이다.
이들 그래프로부터, Si 함유량이 증가할수록, +BT 시험에 의한 스레숄드 전압의 변화량은 증가하고, -BT 시험에 의한 스레숄드 전압의 변화량은 감소하는 것을 알 수 있다. 따라서, -BT 스트레스가 항상 가해지는 소자에 있어서는 Si를 포함시키는 것은 유효하다고 할 수 있다. 단, Si 함유량이 적은 경우는, -BT 시험에 의한 스레숄드 전압의 변동 개선에 관해서 현저한 효과는 보이지 않는다.
이상에 의하여, Si 함유량이 4 mol% 이상 8 mol% 이하인 In-S-Zn-O 막을 이용하면, 고열의 열처리에 견딜 수 있고 또한, -BT 스트레스에 대해 유효한 전계 효과 트랜지스터를 제작할 수 있다.
본 출원은 전문이 본 명세서에 참조로 통합되고, 2009년 12월 11일에 일본 특허청에 출원된 일련 번호가 2009-281408인 일본 특허 출원에 기초한다.
10:기판
20:베이스 절연막
30:게이트 전극
35:도전막
40:게이트 절연막
50:산화물 반도체막
55:산화물 반도체막
60:금속막
65:금속막

Claims (12)

  1. 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판 위의 게이트 전극,
    상기 게이트 전극 위의 게이트 절연막,
    상기 게이트 절연막 위의 산화물 반도체막, 및
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐과 실리콘과 아연을 포함하는 산화물을 가지며,
    상기 산화물 반도체막 중에 있어서의 실리콘의 함유량은, 4 mol% 이상 8 mol% 이하인, 전계 효과 트랜지스터.
  2. 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판 위의 게이트 전극,
    상기 게이트 전극 위의 게이트 절연막,
    상기 게이트 절연막 위의 산화물 반도체막, 및
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐과 실리콘과 아연을 포함하는 산화물을 가지며,
    상기 산화물 반도체막의 전자 캐리어 밀도는 1×1020/cm3 이하인, 전계 효과 트랜지스터.
  3. 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판 위의 게이트 전극,
    상기 게이트 전극 위의 게이트 절연막,
    상기 게이트 절연막 위의 산화물 반도체막, 및
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐과 실리콘과 아연을 포함하는 산화물을 가지며,
    상기 산화물 반도체막의 홀(Hall) 효과 이동도는 20 cm2/Vs 이하인, 전계 효과 트랜지스터.
  4. 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판 위의 게이트 전극,
    상기 게이트 전극 위의 게이트 절연막,
    상기 게이트 전극에 인접한 산화물 반도체막으로서, 상기 게이트 전극과 상기 산화물 반도체막 사이에는 상기 게이트 전극이 끼워진, 산화물 반도체막, 및
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
    상기 산화물 반도체막은 인듐과 실리콘과 아연을 포함하는 산화물을 가지며,
    상기 산화물 반도체막에서의 실리콘의 함유량은, 4 mol% 이상 8 mol% 이하인, 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 절연막을 더 포함하는, 전계 효과 트랜지스터.
  6. 제 2 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 절연막을 더 포함하는, 전계 효과 트랜지스터.
  7. 제 3 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 절연막을 더 포함하는, 전계 효과 트랜지스터.
  8. 제 4 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 절연막을 더 포함하는, 전계 효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 산화물 반도체막에서의 수소 농도는 5×1019 atoms/cm3 이하인, 전계 효과 트랜지스터.
  10. 제 2 항에 있어서,
    상기 산화물 반도체막에서의 수소 농도는 5×1019 atoms/cm3 이하인, 전계 효과 트랜지스터.
  11. 제 3 항에 있어서,
    상기 산화물 반도체막에서의 수소 농도는 5×1019 atoms/cm3 이하인, 전계 효과 트랜지스터.
  12. 제 4 항에 있어서,
    상기 산화물 반도체막에서의 수소 농도는 5×1019 atoms/cm3 이하인, 전계 효과 트랜지스터.
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