KR102308442B1 - 반도체 장치 및 그 제작방법 - Google Patents

반도체 장치 및 그 제작방법 Download PDF

Info

Publication number
KR102308442B1
KR102308442B1 KR1020197005712A KR20197005712A KR102308442B1 KR 102308442 B1 KR102308442 B1 KR 102308442B1 KR 1020197005712 A KR1020197005712 A KR 1020197005712A KR 20197005712 A KR20197005712 A KR 20197005712A KR 102308442 B1 KR102308442 B1 KR 102308442B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor layer
atoms
insulating layer
sample
Prior art date
Application number
KR1020197005712A
Other languages
English (en)
Other versions
KR20190025741A (ko
Inventor
준이치로 사카타
테츠노리 마루야마
유키 이모토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020207024665A priority Critical patent/KR102273623B1/ko
Publication of KR20190025741A publication Critical patent/KR20190025741A/ko
Application granted granted Critical
Publication of KR102308442B1 publication Critical patent/KR102308442B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

실리콘 반도체의 물성은 명확히 규명되어 있는 점이 많지만, 산화물 반도체의 물성은 불명확한 점이 많다. 특히, 불순물이 산화물 반도체에 미치는 영향에 대해 아직 명확히 밝혀져 있지 않다. 이를 감안하여, 산화물 반도체층을 이용한 반도체 장치의 전기특성에 영향을 미치는 불순물을 방지 또는 배제한 구성을 이하에 개시한다. 본 발명은 게이트 전극, 산화물 반도체층, 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 가지며, 상기 산화물 반도체층에서의 질소 농도는 1×1020atoms/cm3 이하인 반도체 장치이다.

Description

반도체 장치 및 그 제작방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체에 관한 것이다.
특허문헌 1에는 산화물 반도체를 이용한 반도체 장치가 개시되어 있다.
일본 특허공개 2007-123861호 공보
실리콘 반도체의 물성은 명확히 규명되어 있는 점이 많지만, 산화물 반도체의 물성은 불명확한 점이 많다.
특히, 불순물이 산화물 반도체에 미치는 영향에 대해 아직 명확히 밝혀져 있지 않다.
이를 감안해서, 산화물 반도체층을 이용한 반도체 장치의 전기특성에 영향을 미치는 불순물을 방지 또는 배제한 구성을 이하에 개시한다.
먼저, 산화물 반도체층의 캐리어의 요인은 2가지다.
첫째는 산화물 반도체층 중의 산소 결손에 기인하는 캐리어이다.
둘째는 산화물 반도체층 중의 도너(donor) 원소 또는 어셉터(acceptor) 원소에 기인하는 캐리어이다.
그리고, 수소 원소는 산화물 반도체층 안에서 캐리어(도너)가 된다.
또한, 수소 원소는 환원성을 가지므로 산소 결손을 유발하는 원소이기도 하다.
따라서, 수소 원소는 캐리어를 유발하는 2가지 요인을 모두 가지고 있기 때문에, 수소 원소를 포함하는 물질은 산화물 반도체층이 I형 산화물 반도체층에 가깝게 되지 않도록 산화물 반도체층이 고순도화되는 것을 방해하는 원소라고 할 수 있다.
또한, 수소 원소를 포함하는 물질이란 예를 들면 수소, 수분, 수산화물, 수소화물 등이다.
여기서 본 발명자들이 연구를 진행한 결과, 놀랍게도 질소가 산화물 반도체층 중에 다량으로 함유되어 있으면, 수소가 산화물 반도체층 안으로 침입하기 쉬워지는 것을 발견하였다.
역으로 말하면, 질소 농도를 저감시킨 산화물 반도체층은 수소가 침입하기 어려운 산화물 반도체층이라고 할 수 있다.
구체적으로는 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)으로 계측한 산화물 반도체층 중의 질소 농도를 1×1020atoms/cm3 이하(또는, 1×1020atoms/cm3 미만)로 함으로써, 수소가 침입하기 어려운 산화물 반도체층을 형성할 수 있다.
즉, 게이트 전극과, 채널형성영역을 갖는 산화물 반도체층과, 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 가지며, 상기 채널형성영역에 포함되는 질소 농도는 1×1020atoms/cm3 이하인 반도체 장치를 제공할 수 있다.
또는, 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성되며 채널형성영역을 갖는 산화물 반도체층과, 상기 산화물 반도체층 위에 형성된 한 쌍의 콘텍트 전극을 가지며, 상기 채널형성영역에 포함되는 질소 농도는 1×1020atoms/cm3 이하인 반도체 장치를 제공할 수 있다.
또는, 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성된 한 쌍의 콘텍트 전극과, 상기 게이트 절연층 위 및 상기 한 쌍의 콘텍트 전극 위에 형성되고 채널형성영역을 갖는 산화물 반도체층을 가지며, 상기 산화물 반도체층에 포함되는 질소 농도는 1×1020atoms/cm3 이하인 반도체 장치를 제공할 수 있다.
또는, 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성되며 채널형성영역을 갖는 산화물 반도체층과, 상기 산화물 반도체층 위에 형성된 채널 보호층과, 상기 산화물 반도체층 위 및 상기 채널 보호층 위에 형성된 한 쌍의 콘텍트 전극을 가지며, 상기 채널형성영역에 포함되는 질소 농도는 1×1020atoms/cm3 이하인 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체층에 포함되는 수소 농도가 6×1018atoms/cm3 이하인 반도체 장치를 제공할 수 있다.
또는, 게이트 전극, 산화물 반도체층, 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 갖는 반도체 장치의 제작방법으로서, 질소 농도가 1×1020atoms/cm3 이하인 상기 산화물 반도체층을 350℃ 이상 그리고 1시간 이상으로 가열처리하는 공정을 갖는 반도체 장치의 제작방법을 제공할 수 있다.
또한, 게이트 전극, 산화물 반도체층, 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 갖는 반도체 장치의 제작방법으로서, 질소 농도가 1×1020atoms/cm3 이하인 상기 산화물 반도체층을 450℃ 이상 그리고 1시간 이상으로 가열처리하는 공정을 갖는 반도체 장치의 제작방법을 제공할 수 있다.
또한, 게이트 전극, 산화물 반도체층, 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 갖는 반도체 장치의 제작방법으로서, 질소 농도가 1×1020atoms/cm3 이하인 상기 산화물 반도체층을 550℃ 이상 그리고 1시간 이상으로 가열처리하는 공정을 갖는 반도체 장치의 제작방법을 제공할 수 있다.
또한, 게이트 전극, 산화물 반도체층, 및 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 갖는 반도체 장치의 제작방법으로서, 질소 농도가 1×1020atoms/cm3 이하인 상기 산화물 반도체층을 650℃ 이상 그리고 3분 이상으로 가열처리하는 공정을 갖는 반도체 장치의 제작방법을 제공할 수 있다.
산화물 반도체층 중의 질소 농도를 저감시킴으로써, 수소가 침입하기 어려운 산화물 반도체층을 형성할 수 있다.
즉, 산화물 반도체층 중의 질소 농도를 저감시킴으로써, 수소가 산화물 반도체층 중에 침입하는 것을 방지할 수 있다.
도 1은 반도체 장치의 제작방법의 일 예.
도 2는 반도체 장치의 제작방법의 일 예.
도 3은 반도체 장치의 제작방법의 일 예.
도 4는 반도체 장치의 일 예.
도 5는 반도체 장치의 제작방법의 일 예.
도 6은 반도체 장치의 제작방법의 일 예.
도 7은 반도체 장치의 제작방법의 일 예.
도 8은 반도체 장치의 제작방법의 일 예.
도 9는 스퍼터 장치의 일 예.
도 10은 SIMS 데이터
도 11은 SIMS 데이터.
도 12는 SIMS 데이터.
도 13은 SIMS 데이터.
도 14는 TDS 데이터.
도 15는 반도체 장치의 일 예.
도 16은 TEM 사진.
이하, 실시형태 및 실시예에 대해, 도면을 사용하여 상세하게 설명한다.
단, 본 발명의 취지를 벗어나는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다.
따라서, 본 발명의 범위는 이하에 나타낸 실시 형태 및 실시예의 기재 내용으로 한정하여 해석되는 것이 아니다.
또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면간에 공통으로 사용하며, 그 중복 설명은 생략한다.
또한, 이하의 실시형태 및 실시예는 몇 가지를 적절히 조합하여 실시할 수 있다.
(실시형태 1)
반도체 장치의 제작방법의 일 예에 대해 설명한다.
먼저, 절연 표면을 갖는 기판(100) 위에 게이트 전극(200)을 형성하고, 게이트 전극(200) 위에 게이트 절연층(300)을 형성하며, 게이트 절연층(300) 위에 산화물 반도체층(400)을 형성한다(도 1(A)).
기판은 어떠한 재료라도 좋다. 예를 들면, 유리 기판, 석영 기판, 금속 기판, 플라스틱 기판, 반도체 기판 등을 사용할 수 있는데, 이들 예에 한정되는 것은 아니다.
기판으로서 절연성 기판을 사용할 경우에는 그 기판은 절연 표면을 가지고 있다고 할 수 있다.
한편, 기판으로서 금속 기판, 반도체 기판 등을 사용할 경우에는 기판 위에 기초 절연층을 형성할 때에, 그 기판은 절연 표면을 형성할 수 있다.
또한, 기판으로서 절연성 기판을 사용할 경우에도 기판 위에 기초 절연층을 형성하여도 좋다.
게이트 전극은 도전성을 가지고 있으면 어떠한 재료라도 사용할 수 있다. 예를 들면, 알루미늄, 티탄, 몰리브덴, 텅스텐, 금, 은, 구리, 실리콘, 다양한 합금, 산화물 도전층(대표적으로는 인듐주석산화물 등) 등을 사용할 수 있는데, 이에 한정되지 않는다. 게이트 전극은 단층 구조이어도 적층 구조이어도 좋다.
게이트 절연층은 절연성을 가지고 있으면 어떠한 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 포함하는 산화규소막, 산소를 포함하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있는데, 이에 한정되지 않는다. 게이트 절연층은 단층 구조이어도 적층 구조이어도 좋다.
단, 산화물 반도체층으로의 캐리어 주입을 방지하기 위해, 게이트 절연층으로서는 수소 함유량 및 질소 함유량이 적은 막으로 하는 것이 바람직하다.
수소 함유량이 적은 게이트 절연층은 성막 가스로서 수소(H) 또는 수소화물(예를 들면, SiH4 등)를 포함시키지 않고 형성하는 것이 바람직하다.
질소 함유량이 적은 게이트 절연층은 성막 가스로서 질소(N) 또는 질소화물(예를 들면, N2O, NH4 등)을 포함시키지 않고 형성하는 것이 바람직하다.
따라서, 수소 함유량이 적다는 점에 주목하면, 플라즈마 CVD법은 수소화물(예를 들면, SiH4 등)을 사용하므로, 스퍼터법에 의해 형성한 게이트 절연막이 바람직하다.
또한, 질소 함유량이 적다는 점에 주목하면, 질소를 포함하지 않는 산화막 쪽이 바람직하다.
단, 플라즈마 CVD법으로 형성한 게이트 절연층은 스퍼터법으로 형성한 게이트 절연층보다도 결함이 작아 막질이 뛰어나다.
그 때문에, 플라즈마 CVD법으로 형성한 게이트 절연층을 사용하는 편이 높은 트랜지스터 특성을 나타내는 경우도 있다.
따라서, 플라즈마 CVD법, 스퍼터법, 또는 다른 방법을 필요에 따라 적절히 나눠 사용하면 된다.
또한, 플라즈마 CVD법으로 형성한 게이트 절연층을 사용할 경우, 가열처리를 하면 수소 원소를 포함하는 물질이 게이트 절연층으로부터 이탈하기 때문에, 플라즈마 CVD법을 사용할 때에는 게이트 절연층 형성 후에 가열처리(200℃ 이상 1000℃ 이하(바람직하게는 300℃ 이상 800℃ 이하)를 수행하는 것이 바람직하다.
또한, 수소 원소를 포함하는 물질이란 예를 들면 수소, 수분, 수산화물, 수소화물 등이다.
산화물 반도체층은 예를 들면 In-Ga-Zn-O계 산화물(인듐과 갈륨과 아연과 산소를 주성분으로 한다), In-Sn-Zn-O계 산화물(인듐과 주석과 아연과 산소를 주성분으로 한다), In-Al-Zn-O계 산화물(인듐과 알루미늄과 아연과 산소를 주성분으로 한다), Sn-Ga-Zn-O계 산화물(주석과 갈륨과 아연과 산소를 주성분으로 한다), Al-Ga-Zn-O계 산화물(알루미늄과 갈륨과 아연과 산소를 주성분으로 한다), Sn-Al-Zn-O계 산화물(주석과 알루미늄과 아연과 산소를 주성분으로 한다), In-Zn-O계 산화물(인듐과 아연과 산소를 주성분으로 한다), Sn-Zn-O계 산화물(주석과 아연과 산소를 주성분으로 한다), Al-Zn-O계 산화물(알루미늄과 아연과 산소를 주성분으로 한다), In-O계 산화물(인듐 산화물(산화인듐)), Sn-O계 산화물(주석 산화물(산화주석)), Zn-O계 산화물(아연 산화물(산화아연)) 등의 산화물 반도체를 사용할 수 있는데, 이에 한정되지 않는다.
산화물 반도체층은 예를 들면 스퍼터법, 증착법 등으로 형성할 수 있다.
산화물 반도체층의 막두께는 5nm~1μm(바람직하게는 20~80nm)이 바람직하다.
산화물 반도체층을 형성할 경우, 산화물 반도체층 중에 질소가 포함되지 않도록 충분히 주의한다.
구체적으로는 성막시 산화물 반도체층은 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)로 계측한 산화물 반도체층의 질소 농도가 1×1020atoms/cm3 이하(또는 1×1020atoms/cm3 미만), 5×1019atoms/cm3 이하(또는 5×1019atoms/cm3 미만), 1×1019atoms/cm3 이하(또는 1×1019atoms/cm3 미만), 5×1018atoms/cm3 이하(또는 5×1018atoms/cm3 미만), 또는 1×1018atoms/cm3 이하(또는 1×1018atoms/cm3 미만)가 바람직하다.
또한, 산화물 반도체층에 가열처리를 실시하여도 산화물 반도체층 중에 질소가 침입하기 어려운 경향이 있다.
따라서, 반도체 장치가 완성된 후의 산화물 반도체층의 질소 농도도 이차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)로 계측한 질소 농도가 1×1020atoms/cm3 이하(또는, 1×1020atoms/cm3 미만), 5×1019atoms/cm3 이하(또는, 5×1019atoms/cm3 미만), 1×1019atoms/cm3 이하(또는, 1×1019atoms/cm3 미만), 5×1018atoms/cm3 이하(또는, 5×1018atoms/cm3 미만), 또는 1×1018atoms/cm3 이하(또는, 1×1018atoms/cm3 미만)가 바람직하다.
또한, 질소 농도의 값은 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)의 유효 범위 내에서의 평균값을 채용할 수 있다.
또한, 질소 농도의 값은 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)의 유효 범위 내에서의 최대값을 채용할 수 있다(유효 범위 내에서의 최대값이 소정의 값보다 작으면, 유효 범위 내에서의 평균값도 그 소정의 값보다도 작아진다.).
여기에서, 스퍼터 장치의 일 예를 도 9에 나타낸다.
도 9의 스퍼터 장치는 성막실(2001), 덮개(2002), 타겟(2003), 펌프(2004)를 갖는다.
또한, 덮개(2002)에 기판을 설치하여 타겟(2003)을 스퍼터링하여 성막을 하는 구성으로 되어 있다.
성막실(2001)과 덮개(2002)는 서로 연결되어 있으며, 연결부에는 O링(2005)이 마련되어 있다.
성막실(2001)과 타겟(2003)은 서로 연결되어 있으며, 연결부에는 O링(2006)이 마련되어 있다.
성막실(2001)과 펌프(2004)는 서로 연결되어 있으며, 연결부에는 메탈 가스켓(2007) 및 메탈 가스켓(2008)이 형성되어 있다.
O링 및 메탈 가스켓은 모두 연결부의 누설을 방지하는 부재이다. 즉, O링 및 메탈 가스겟에 의해 대기(특히 질소)가 성막실(2001)으로 침입하게 되는 것을 방지하고 있다.
O링은 환형의 패킹이다. 재질은 예를 들면 고무 등이다.
메탈 가스겟은 환형의 고정용 실링재이다. 재질은 예를 들면 금속 등이다.
덮개(2002) 및 타겟(2003)은 빈번하게 개폐되기 때문에 탈부착이 용이한 O링을 사용하고 있다.
한편, 펌프는 개폐의 빈도가 매우 드물기 때문에 탈부착이 곤란하지만 O링보다도 기밀성을 향상시킬 수 있는 메탈 가스켓을 구비하고 있다.
따라서, O링 또는 메탈 가스켓에 흠집, 금 등이 있는 경우에는 누설(leak)이 발생하므로, 성막실(2001) 내에 성막실(2001) 밖의 대기가 침입하게 된다.
대기는 다량으로 질소를 포함하고 있으므로, O링 또는 메탈 가스켓에 흠집, 금 등이 없도록 항상 유의하여, O링 또는 메탈 가스켓에 기인하는 대기(특히 질소)가 성막실(2001)로 침입하는 것을 방지할 필요가 있다.
또한, 유지보수를 위한 수고가 늘지만, O링을 모두 기밀성이 높은 메탈 가스켓으로 치환하는 것도 대기(특히 질소)가 성막실(2001)로 침입하는 것을 방지하는 데에 유효하다.
한편, 대기(특히 질소)가 성막실(2001)로 침입하는 것을 방지하여도, 성막실(2001)의 내벽, 타겟(2003)의 표면에 질소가 부착 또는 침입한 경우, 혹은 성막실(2001) 내에 질소가 떠다니고 있는 경우에는 산화물 반도체층 안으로 질소가 혼입되는 경우가 있다.
때문에, 성막실의 내벽에 부착 또는 침입한 질소를 제거하기 위해 성막실을 200℃ 이상 500℃ 이하의 온도로 가열한다.
성막실의 가열에 의해, 성막실의 내벽에 부착 또는 침입한 질소가 성막실 내로 방출된다.
그리고, 펌프(2004)를 사용하여, 성막실의 가열에 의해 방출된 질소가 배기됨으로써, 성막실의 내벽에 부착 또는 침입한 질소를 제거할 수 있다.
게다가, 성막실의 가열처리 및 배기처리를 실시한 후로서, 반도체 장치에 사용하는 산화물 반도체층을 성막하기 전에, 더미 기판 위에 산화물 반도체층을 성막하는 처리를 실시하는 것이 바람직하다.
더미 기판에 산화물 반도체층을 성막하는 처리를 실시하면, 타겟 표면에 부착 또는 침입한 질소를 제거할 수 있다.
또한, 더미 기판에 산화물 반도체층을 성막하는 처리에 의해, 성막실 내에 잔존하는 질소가 더미 기판 상의 산화물 반도체층으로 유입되기 때문에, 반도체 장치에 사용하는 산화물 반도체층을 성막하기 전에, 성막실 내에 잔존하는 질소를 제거할 수 있게 된다.
그 후, 더미 기판을 성막실에서 꺼내서, 반도체 장치에 사용하는 산화물 반도체층을 성막한다.
또한, 더미 기판에 성막하는 것은 여러 번 실시하는 편이 효과가 높다.
이상과 같이, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시함으로써, 질소가 산화물 반도체층 안으로 혼입하는 것을 철저하게 배제할 수 있다.
이어, 포토리소그래피법을 사용하여 산화물 반도체층(400)을 섬 형태로 에칭함으로써 산화물 반도체층(410)을 형성한다(도 1(B)).
그 후, 산화물 반도체층의 제 1 가열처리(X℃ 이상 Y℃ 미만)를 실시한다.
제 1 가열처리의 분위기는 질소 분위기, 희가스 분위기, 산소 분위기, 산소와 질소를 포함하는 분위기, 산소와 희가스를 포함하는 분위기, 질소과 희가스를 포함하는 분위기, 산소와 질소와 희가스를 포함하는 분위기 등에서 적절히 선택할 수 있다.
제 1 가열처리는 산화물 반도체층(400)을 섬 형태로 에칭하여 산화물 반도체층(410)을 형성하기 전에 실시하여도 좋다.
한편, 포토리소그래피법을 사용하여 산화물 반도체층(400)을 섬 형태로 에칭하여 산화물 반도체층(410)을 형성하는 공정에서, 산화물 반도체층이 포토레지스트 및 박리액의 수분에 노출된다.
따라서, 포토레지스트 및 박리액에 기인하는 수분을 제거하기 위해, 산화물 반도체층(400)을 섬 형태로 에칭하여 산화물 반도체층(410)을 형성한 후에 제 1 가열처리를 실시하는 편이 바람직하다고 할 수 있다.
제 1 가열처리의 하한값(X℃)은 350℃ 이상(또는 350℃ 초과), 400℃ 이상(또는 400℃ 초과), 450℃ 이상(또는 450℃ 초과), 500℃ 이상(또는 500℃ 초과), 550℃ 이상(또는 550℃ 초과), 600℃ 이상(또는 600℃ 초과), 650℃ 이상(또는 650℃ 초과), 700℃ 이상(또는 700℃ 초과), 750℃ 이상(또는 750℃ 초과) 중에서 선택할 수 있다.
제 1 가열처리는 노(furnace), 오븐, 가스 RTA 등을 사용하는 가열방법을 사용하는 것이 바람직하다.
가스 RTA란, 고온으로 데운 가스 내에 피처리물을 단시간(수분~수십분) 동안 넣어 둠으로써 급속도로 피처리물을 가열하는 방식을 한다.
제 1 가열처리의 온도는 높은 편이 바람직하므로, 특별히 상한을 둘 필요는 없다.
단, 제 1 가열처리 온도의 상한값(Y℃)은 기판의 내열성 온도보다도 낮은 온도이면 바람직하다.
또한, 제 1 가열처리 온도의 상한값(Y℃)을 1000℃ 이하(또는 1000℃ 미만), 900℃ 이하(또는 900℃ 미만), 800℃ 이하(또는 800℃ 미만), 700℃ 이하(또는 700℃ 미만) 중에서 선택할 수도 있다.
제 1 가열처리의 시간은 1시간 이상이 바람직하다. 상한은 특별히 한정되지 않지만, 처리시간 삭감의 관점에서 10시간 이하, 9시간 이하, 8시간 이하에서 선택할 수 있다.
제 1 가열처리의 시간은 가스 RTA로 실시할 경우에는 3분 이상이 바람직하다. 상한은 특별히 한정되지 않지만, 처리시간 삭감의 관점에서 1시간 이하, 50분 이하, 40분 이하에서 선택할 수 있다.
또한, 승온탈리가스분석법(TDS: Thermal Desorption Spectroscopy)으로 측정하였더니, 450℃에서 1시간 동안 베이킹을 실시한 샘플은 300℃부근에서 수분 피크가 사라져버렸다. 가스 RTA로 650℃에서 3분간 베이킹을 실시한 샘플도 300℃부근에서 수분 피크가 사라져버렸다. 한편, 350℃에서 1시간 동안 베이킹을 실시한 샘플은 300℃부근에서 수분 피크가 잔존하고 있었다.
또한, 이차이온 질량분석법(SIMS: Seccondary Ion Mass Spectrometry)으로 측정하였더니, 550℃에서 1시간 동안 베이킹을 실시한 샘플은 450℃에서 1시간 동안 베이킹을 실시한 샘플에 비해 1자리수 가까이 수소 농도가 감소하였다.
즉, 질소 농도를 저감한 산화물 반도체층에 소정 조건의 제 1 가열처리를 가함으로써, 트랜지스터의 전기 특성에 악영향을 주는 수소 원소를 포함하는 물질을 격감시킬 수 있음을 알 수 있었다.
또한, 산화물 반도체에 주어지는 에너지가 클수록, 수소 원소를 포함하는 물질이 탈리하기 쉬어지므로, 가열 온도는 높은 편이 바람직하며, 가열 시간도 많은 편이 바람직하다.
제 1 가열처리 후의 산화물 반도체층의 수소 농도는 6×1018atoms/cm3 이하(또는 6×1018atoms/cm3 미만), 5×1018atoms/cm3 이하(또는 5×1018atoms/cm3 미만), 4×1018atoms/cm3 이하(또는 4×1018atoms/cm3 미만), 3×1018atoms/cm3 이하(또는 3×1018atoms/cm3 미만), 1×1016atoms/cm3 이하(또는 1×1016atoms/cm3 미만), 1×1014atoms/cm3 이하(또는 1×1014atoms/cm3 미만), 또는 1×1012atoms/cm3 이하(또는 1×1012atoms/cm3 미만)이 바람직하다.
또한, 질소 농도를 저감한 산화물 반도체층에는 제 1 가열처리 이후의 공정에서 수소의 침입을 방지할 수 있는 특성이 있다.
따라서, 반도체 장치가 완성된 후의 산화물 반도체층의 수소 농도도 6×1018atoms/cm3 이하(또는 6×1018atoms/cm3 미만), 5×1018atoms/cm3 이하(또는 5×1018atoms/cm3 미만), 4×1018atoms/cm3 이하(또는 4×1018atoms/cm3 미만), 3×1018atoms/cm3 이하(또는 3×1018atoms/cm3 미만), 1×1016atoms/cm3 이하(또는 1×1016atoms/cm3 미만), 1×1014atoms/cm3 이하(또는 1×1014atoms/cm3 미만), 또는 1×1012atoms/cm3 이하(또는 1×1012atoms/cm3 미만)가 바람직하다.
또한, 수소 농도의 값으로 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)의 유효 범위 내에서의 평균값을 채용할 수 있다.
또한, 수소 농도의 값으로 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)의 유효 범위 내에서의 최대값을 채용할 수 있다.(유효 범위 내에서의 최대값이 소정 값보다 작으면, 유효 범위 내에서의 평균값도 그 소정 값보다도 작아진다.)
또한, 산화물 반도체층 중에 포함되는 수소 원소를 포함하는 물질의 양이 작을수록, 산화물 반도체층을 사용한 트랜지스터의 전기 특성은 더 향상된다.
이어, 산화물 반도체층(410) 위에 도전층(500)을 형성한다(도 1(C)).
도전층으로서는, 도전성을 가지고 있으면 어떠한 재료로도 사용할 수 있다. 예를 들면, 알루미늄, 티탄, 몰리브덴, 텅스텐, 이트륨, 인듐, 금, 은, 구리, 실리콘, 이들 금속을 포함하는 다양한 합금, 산화물 도전층(대표적으로는 인듐주석산화물 등) 등을 사용할 수 있는데, 이에 한정되지는 않는다. 도전층은 단층 구조이어도 적층 구조이어도 좋다.
또한, 산화물 반도체층과 접하는 도전층을 티탄, 인듐, 이트륨, 인듐과 아연의 합금, 갈륨 합금(질화갈륨 등) 등으로 함으로써, 도전층을 에칭하여 형성되는 전극(배선)과 산화물 반도체층 사이의 접촉 저항을 저감할 수 있다.
접촉 저항을 저감할 수 있는 이유는 티탄, 인듐, 이트륨, 인듐과 아연의 합금, 갈륨 합금(질화갈륨 등) 등의 전자친화력이 산화물 반도체층의 전자친화력보다도 낮기 때문이다.
즉, 단층인 경우에는 산화물 반도체층보다 낮은 전자친화력을 갖는 금속(또는 합금, 화합물)이 바람직하다.
한편, 적층인 경우에는 산화물 반도체층보다 낮은 전자친화력을 갖는 금속(또는 합금, 화합물)을 산화물 반도체층과 접하는 위치에 배치하는 것이 바람직하다.
티탄(Ti), 인듐(In), 이트륨(Y), 인듐(In)과 아연(Zn)의 합금, 갈륨(Ga) 합금(질화갈륨 등) 등은 저항률이 높으므로, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 이들 금속을 포함하는 다양한 합금 등과 같은 저항률이 낮은 재료를, 산화물 반도체층과 접하는 위치에 배치된 도전층 위에 적층하는 것이 바람직하다.
구체적으로는 Ti, Al을 순차적으로 적층한 구조, Ti, Al 합금을 순차적으로 적층한 구조, Y, Al을 순차적으로 적층한 구조, Y, Al합금을 순차적으로 적층한 구조, Ti, Al, Ti를 순차적으로 적층한 구조, Ti, Al 합금, Ti를 순차적으로 적층한 구조, In, Al, Mo를 순차적으로 적층한 구조, Y, Al, Ti를 순차적으로 적층한 구조, Mo, Al, Ti를 순차적으로 적층한 구조, Ti, Al 합금, Mo, Ti를 순차적으로 적층한 구조 등 많은 변형예(variation)가 있는데, 이에 한정되지 않는다.
또한, 저항률이 낮은 합금으로서는 알루미늄, 금, 은, 구리 등과, 다른 물질과의 합금을 말한다(예를 들면, Al-Si, Al-Ti, Al-Nd, Cu-Pb-Fe, Cu-Ni 등).
또한, 산화물 도전층의 재료로서 산화물 반도체층과 동일한 재료를 사용할 수 있다.
산화물 도전층의 저항률이 채널형성영역으로 사용하는 산화물 반도체층의 저항률보다 낮은 한은 산화물 반도체층에 특별한 제한은 없다.
여기서, 산화물 도전층은 수소 원소를 포함하는 물질 또는 산소 결손을 의도적으로 많이 함유시킨 산화물이다. 수소 원소를 포함하는 물질 및 산소 결손은 캐리어를 유발하므로 산화물의 도전성을 상승시킬 수 있다.
또한, 산화물 반도체층은 수소 원소를 포함하는 물질 또는 산소 결손을 의도적으로는 포함시키지 않은 산화물이다.
즉, 산화물 반도체층 중의 수소 원소를 포함하는 물질의 함유량 조정 또는 산소 결손의 조정에 의해 저항률을 조정할 수 있다.
또한, 산화물 도전층과 채널형성영역에 사용하는 산화물 반도체층의 재료가 서로 다른 것에 기인하여, 산화물 도전층이 채널형성영역에 사용하는 산화물 반도체층보다도 저항률이 낮아지는 것이면, 산화물 반도체층 중의 수소 원소를 포함하는 물질의 함유량 조정 또는 산소 결손의 조정에 의한 저항률 조정은 불필요하다.
이어, 도전층(500)을 에칭하여 복수의 전극 또는 복수의 배선(소스 전극(콘텍트 전극), 드레인 전극(콘텍트 전극), 배선 등)을 형성한다(도 2(A)). 또한, 도 2(A)는 콘텍트 전극(510), 콘텍트 전극(520) 등을 도시하고 있다.
도 2(A)의 공정에 의해 트랜지스터가 완성된다(채널 에칭형 트랜지스터).
또한, 도 2의 파선(8000) 부분은 도전층(500)의 에칭시에 약간 에칭된다.
파선(8000) 부분은 채널형성영역의 뒤쪽에 배치되어 있기 때문에 백 채널이라 불린다.
이어, 트랜지스터를 덮는 절연층(600)(보호막, 층간절연막)을 형성한다(도 2(B)).
절연층은 절연성을 가지고 있으면 어떠한 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 포함하는 산화규소막, 산소를 포함하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 실록산막, 아크릴막, 폴리이미드막 등을 사용할 수 있는데, 이에 한정되지 않는다. 층간절연막은 단층구조이어도 적층구조이어도 좋다.
여기서, 절연층의 종류를 바꿔가며 트랜지스터의 전기 특성을 비교하였더니, 백 채널(파선(8000) 부분)과 접하는 부분의 절연층은 스퍼터링 가스로서 수소 원소를 포함하는 물질을 사용하지 않고 형성한 막이 좋은 것이 판명되었다.
백 채널에 수소 원소를 포함하는 물질이 포함되면, 트랜지스터의 문턱전압(Vth)이 마이너스측으로 바뀐다.
따라서, 플라즈마 CVD법에서는 수소 원소를 포함하는 성막 가스(대표적으로는 SiH4 등)을 사용하고 있으므로, 플라즈마 CVD법으로 절연층을 형성하면 백 채널에 수소 원소를 포함하는 물질이 첨가되게 된다.
또한, 실록산막, 아크릴막, 폴리이미드막 등은 수분을 다량으로 함유하고 있기 때문에, 이들 막 중의 어느 것이 적용되면 수소 원소를 포함하는 물질이 항상 백 채널에 공급된다.
따라서, 백 채널과 접하는 절연층은 수소 원소를 포함하는 물질의 함유량이 적은 막을 사용하는 것이 바람직하다고 할 수 있다.
또한, 도 2(B)의 공정은 콘텍트 전극(510) 위, 콘텍트 전극(520) 위, 백 채널(파선(8000) 부분) 위에 절연층(600)을 형성하는 공정이라고도 할 수 있다.
도 2(B)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 배선(810), 배선(820) 등을 형성하는 구조도 적용될 수 있다(도 3(A)).
도 2(B)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 화소 전극(910)을 형성하는 구조도 적용될 수 있다(도 3(B)).
도 3(A)와 같이 절연층(600) 위에 배선을 형성한 후, 배선 위에 절연층, 배선, 트랜지스터, 표시 소자 또는 안테나 등을 더 형성하여도 좋다.
도 3(B)와 같이 화소 전극(910)을 형성한 후, 표시 소자(EL소자, 액정소자 등)를 형성함으로써 표시 장치를 형성할 수 있다.
또한, 도 3(A)의 공정 또는 도 3(B)의 공정 후, 제 2 가열처리를 실시하는 것이 바람직하다.
도 2(B)의 공정과, 도 3(A)의 공정 또는 도 3(B)의 공정과의 사이에 제 2 가열처리를 실시하여도 좋다.
즉, 제 2 가열처리는 절연층(600) 형성 후이면 언제 실시하여도 상관없다.
제 2 가열처리의 가열온도는 150℃ 이상 500℃ 이하(바람직하게는 200℃ 이상 300℃ 이하)가 바람직하다.
제 2 가열처리의 가열시간은 1시간 이상 10시간 이하가 바람직하다.
제 2 가열처리는 노, 오븐, 가스 RTA 등을 사용하는 것이 바람직하다.
그런데, 먼저 실시한 제 1 가열처리에 의해 산화물 반도체층 중의 수소가 방출되고 산화물 반도체층 중의 산소도 방출된다.
즉, 제 1 가열처리에 의해 산화물 반도체층 중에 산소 결손이 형성되어 있다.
이에, 제 2 가열처리를 실시할 때, 절연층을 산소 과잉인 상태로 해 둠으로써, 산화물 반도체층 안으로 산소를 공급할 수 있으므로, 산화물 반도체층 중의 산소 결손을 저감할 수 있다.
산소 과잉인 절연층의 형성방법은 예를 들면, 스퍼터 타겟으로서 비산화물 타겟(규소, 알루미늄 등)을 사용하고 또한 스퍼터링 가스로서 산소를 사용한 반응성 스퍼터를 실시하는 경우에 산소 유량을 많게 하는 방법, 스퍼터 타겟으로서 산화물 타겟(산화규소, 산화알루미늄 등)을 사용하고 또한 스퍼터링 가스로서 산소를 사용하는 방법(산화물 타겟을 사용하는 경우, 통상적으론 스퍼터링 가스로서 산소를 사용하지 않는다.), 절연층을 형성한 후에 절연층에 산소를 이온 주입 또는 이온 도핑하는 방법 등을 사용할 수 있는데, 이들에 한정되지 않는다. (또한, 반응성 스퍼터를 실시할 경우, 아르곤 등의 가스를 사용하지 않고 산소 100%의 스퍼터링 가스로 하는 것이 바람직하다.)
즉, 절연층 형성시의 성막 가스에 산소를 사용하는 방법, 절연층에 사후적으로 산소를 첨가하는 방법 등을 사용하면 된다. 물론, 절연층 형성시의 성막 가스에 산소를 사용하고, 또한 절연층에 사후적으로 산소를 첨가하여도 좋다.
또한, 콘텍트 전극으로서 티탄을 사용하고 있는 경우, 절연층(600)을 형성한 후, 제 2 가열처리를 실시함으로써, 산화물 반도체층과 티탄 사이에 티탄 산화물을 형성할 수 있다.
그리고, 티탄 산화물을 형성함으로써, 산화물 반도체층과 티탄 사이의 콘텍트 저항을 저감할 수 있다.
또한, 산화물 반도체층과 티탄 사이에 티탄 산화물이 존재하면 산화물 반도체층과 티탄 사이의 콘텍트 저항을 저감할 수 있기 때문에, 콘텍트 전극을 형성할 때에 티탄 산화물과 티탄을 순차적으로 적층한 구조를 형성하여도 좋다.
이 경우, 티탄 산화물은 스퍼터법, 증착법 등에 의해 형성할 수 있다.
본 실시형태의 내용 중 일부 또는 전부는 다른 모든 실시형태 및 실시예와 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 구조의 트랜지스터를 갖는 반도체 장치에 대해 설명한다.
또한, 각 층의 재료 등은 실시형태 1과 마찬가지이다.
도 4(A)의 트랜지스터는 하부 게이트 하부 콘텍트형(BGBC, bottom gate bottom contact)이며, 절연 표면을 갖는 기판(100) 위에 형성된 게이트 전극(200)과, 게이트 전극(200) 위에 형성된 게이트 절연층(300)과, 게이트 절연층(300) 위에 형성된 콘텍트 전극(510) 및 콘텍트 전극(520)과, 게이트 절연층(300) 위, 콘텍트 전극(510) 위 및 콘텍트 전극(520) 위에 형성된 산화물 반도체층(410)(섬 형태)를 갖는 트랜지스터이다.
또한, 트랜지스터를 덮는 절연층(600)이 형성되어 있다.
또한, 파선(8000) 부분이 백 채널이 된다.
도 4(B)의 트랜지스터는 상부 게이트(top gate)형 트랜지스터이며, 절연 표면을 갖는 기판(100) 위에 형성된 산화물 반도체층(410)(섬 형태)과, 산화물 반도체층(410) 위에 형성된 게이트 절연층(300)과, 게이트 절연층(300) 위에 형성된 게이트 전극(200)을 갖는 트랜지스터이다.
또한, 트랜지스터를 덮는 절연층(600)이 형성되어 있으며, 상기 절연층(600)에 형성된 콘텍트 홀을 통해 배선(810), 배선(820), 배선(830)이 형성되어 있다.
도 4(C)의 트랜지스터는 채널 스톱형 트랜지스터이며, 절연 표면을 갖는 기판(100) 위에 형성된 게이트 전극(200)과, 게이트 전극(200) 위에 형성된 게이트 절연층(300)과, 게이트 절연층(300) 위에 형성된 산화물 반도체층(410)(섬 형태)과, 산화물 반도체층(410) 위에 형성된 채널 보호층(700)과, 산화물 반도체층(410)위 및 채널 보호층(700) 위에 형성된 콘텍트 전극(510) 및 콘텍트 전극(520)을 갖는 트랜지스터이다.
또한, 트랜지스터를 덮는 절연층(600)이 형성되어 있다.
또한, 파선(8000) 부분이 백 채널이 된다.
여기서, 채널 보호층(700)의 재료는 실시형태 1에서 설명한 절연층(600)의 재료와 동일한 재료를 사용할 수 있다. 채널 보호층(700)과 절연층(600)의 재료는 동일할 수도 다를 수도 있다.
그리고, 채널 스톱형 트랜지스터에서 백 채널과 접하는 부분은 절연층(600)이 아니라 채널 보호층(700)이다.
따라서, 채널 보호층(700)에는 수소 원소를 포함하는 물질의 함유량이 적은 막을 사용하는 것이 바람직하다.
도 15(A)의 트랜지스터는 톱-게이트 보텀-콘텍트형 트랜지스터(TGBC)이며, 기초 절연층(900) 위에 형성된 콘텍트 전극(510) 및 콘텍트 전극(520)과, 기초 절연층(900) 위, 콘텍트 전극(510) 위 및 콘텍트 전극(520) 위에 형성된 산화물 반도체층(410)(섬 형태)과, 산화물 반도체층(410) 상에 형성된 게이트 절연층(300)과, 게이트 절연층(300) 위에 형성된 게이트 전극(200)을 갖는 트랜지스터이다.
또한, 기초 절연층(900)은 기판(100) 위에 형성되어 있다.
또한, 트랜지스터를 덮는 절연층(600)이 형성되어 있다.
또한, 파선(8000) 부분이 백 채널이 된다.
여기서, 기초 절연층(900)의 재료는 실시형태 1에서 설명한 절연층(600)의 재료와 동일한 재료를 사용할 수 있다. 기초 절연층(900)과 절연층(600)의 재료는 동일할 수도 다를 수도 있다.
그리고, 톱-게이트 보텀-콘텍트형 트랜지스터에서 백 채널과 접하는 부분은 절연층(600)이 아니라 기초 절연층(900)이다.
따라서, 기초 절연층(900)에는 수소 원소를 포함하는 물질의 함유량이 적은 막을 사용하는 것이 바람직하다.
또한, 실시형태 1에 기재한 방법과 동일한 방법을 사용하여, 기초 절연층(900)을 산소가 과잉인 절연층으로 하면 바람직하다. 이 경우, 제 1 가열처리를 실시하면, 산화물 반도체층으로부터 산소가 방출됨과 동시에, 기초 절연층으로부터 산소가 산화물 반도체층으로 공급되게 된다.
도 15(B)의 트랜지스터는 톱-게이트 보텀-콘텍트형 트랜지스터(TGTC)이며, 기초 절연층(900) 위에 형성된 산화물 반도체층(410)(섬 형태)과, 산화물 반도체층(410) 위 및 기초 절연층(900) 위에 형성된 콘텍트 전극(510) 및 콘텍트 전극(520)과, 산화물 반도체층(410) 위, 콘텍트 전극(510) 위 및 콘텍트 전극(520) 위에 형성된 게이트 절연층(300)과, 게이트 절연층(300) 위에 형성된 게이트 전극(200)을 갖는 트랜지스터이다.
또한, 기초 절연층(900)은 기판(100) 위에 형성되어 있다.
또한, 트랜지스터를 덮는 절연층(600)이 형성되어 있다.
또한, 파선(8000) 부분이 백 채널이 된다.
여기서, 기초 절연층(900)의 재료는 실시형태 1에서 설명한 절연층(600)의 재료와 동일한 재료를 사용할 수 있다. 기초 절연층(900)과 절연층(600)의 재료는 동일할 수도 다를 수도 있다.
그리고, 톱-게이트 보텀-콘텍트형 트랜지스터에서 백 채널과 접하는 부분은 절연층(600)이 아니라 기초 절연층(900)이다.
따라서, 기초 절연층(900)에는 수소 원소를 포함하는 물질의 함유량이 적은 막을 사용하는 것이 바람직하다.
또한, 도 4(B)의 트랜지스터에서는 채널형성영역(게이트 전극과 산화물 반도체층이 서로 겹치는 영역)과 접촉영역(배선과 산화물 반도체가 서로 접촉하고 있는 영역)의 사이에 수 μm의 오프셋 영역이 형성되어 있다.
오프셋 영역은 트랜지스터의 오프 전류를 낮추는 점에서 이점이 있는데, 트랜지스터의 온 전류도 낮추게 된다는 단점이 있다.
한편, 도 15(A) 및 도 15(B)에서는 도 4(B)와는 달리, 오프셋 영역이 존재하지 않으므로, 도 4(B)의 트랜지스터와는 달리, 도 15(A) 및 도 15(B)의 트랜지스터는 온 전류를 향상시킬 수 있다는 이점이 있다.
이상과 같이, 트랜지스터는 어떠한 구조여도 좋다.
즉, 트랜지스터는 적어도 게이트 전극과, 산화물 반도체층과, 상기 게이트 전극과 상기 산화물 반도체층 사이에 개재된 게이트 절연층을 갖는 구조이면 어떠한 구조를 사용하여도 상관없다.
또한, 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 갖는 듀얼 게이트형 트랜지스터를 사용하여도 좋다.
따라서, 트랜지스터의 구조는 실시형태 1 및 실시형태 2에 열거한 구조로 한정되지 않는 것을 부언해 둔다.
본 실시형태의 내용 중 일부 또는 전부는 다른 모든 실시형태 및 실시예와 조합하여 실시할 수 있다.
(실시형태 3)
도 4(A)에 나타낸 반도체 장치의 제작방법의 일 예를 나타낸다.
또한, 재료, 가열처리 조건 등은 다른 실시형태와 마찬가지이다.
절연 표면을 갖는 기판(100) 위에 게이트 전극(200)을 형성하고, 게이트 전극(200) 위에 게이트 절연층(300)을 형성하며, 게이트 절연층(300) 위에 콘텍트 전극(510) 및 콘텍트 전극(520)을 형성한다(도 5(A)).
이어, 게이트 절연층(300) 위, 콘텍트 전극(510) 위 및 콘텍트 전극(520) 위에 산화물 반도체층(400)을 형성한다(도 5(B))
그 후, 산화물 반도체층의 제 1 가열처리를 실시한다.
제 1 가열처리 조건은 실시형태 1과 마찬가지이다.
제 1 가열처리는 산화물 반도체층(400)을 섬 형태로 에칭하여 산화물 반도체층(410)을 형성한 후에 실시하여도 좋다.
그러나, 산화물 반도체층(400)은 섬 형태로 에칭하여 산화물 반도체층(410)을 형성한 후이면, 콘텍트 전극이 노출되어 있다.
콘텍트 전극이 노출된 상태에서 제 1 가열처리를 실시하면 콘텍트 전극 표면이 산화되어 표면의 도전성이 저하된다.
따라서, 콘텍트 전극이 산화물 반도체층(400)으로 덮인 상태에서 제 1 가열처리를 실시하는 것이 바람직하다.
이어, 산화물 반도체층(400)을 섬 형태로 에칭하여 산화물 반도체층(410)을 형성하고, 트랜지스터를 덮는 절연층(600)을 형성한다(도 5(C)).
또한, 파선(8000) 부분이 백 채널이 된다.
도 5(C)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 배선(810), 배선(820) 등을 형성하여도 좋다(도 6(A)).
도 5(C)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 화소 전극(910)을 형성하여도 좋다(도 6(B)).
도 6(A)와 같이 절연층(600) 위에 배선을 형성한 후, 배선 위에 절연층, 배선, 트랜지스터, 표시 소자, 또는 안테나 등을 더 형성하여도 좋다.
도 6(B)와 같이 화소 전극(910)을 형성한 후, 표시 소자(EL소자, 액정소자 등)를 형성함으로써, 표시장치를 형성할 수 있다.
또한, 도 6(A)의 공정 또는 도 6(B)의 공정 후, 제 2 가열처리를 실시하는 것이 바람직하다.
또한, 도 5(C)의 공정과, 도 6(A)의 공정 또는 도 6(B)의 공정과의 사이에 제 2 가열처리를 실시하여도 좋다.
제 2 가열처리의 조건은 실시형태 1과 마찬가지이다.
본 실시형태의 내용 중 일부 또는 전부는 다른 모든 실시형태 및 실시예와 조합하여 실시할 수 있다.
(실시형태 4)
도 4(C)에 나타낸 반도체 장치의 제작방법의 일 예를 나타낸다.
또한, 재료, 가열처리 조건 등은 다른 실시형태와 마찬가지이다.
먼저, 실시형태 1과 마찬가지로 도 1(B)의 구조를 형성한다.
또한, 실시형태 1과 마찬가지로 제 1 가열처리도 실시해 둔다.
이어, 채널 보호층(700)(섬 형태)을 형성하고, 채널 보호층(700)을 덮는 도전층(500)을 형성한다(도 7(A)).
이어, 도전층(500)을 에칭하여 콘텍트 전극(510) 및 콘텍트 전극(520)을 형성한다(도 7(B)).
또한, 파선(8000) 부분이 백 채널이다.
그리고, 채널 보호층(700)이 존재함으로써, 콘텍트 전극 형성시에 백 채널이 에칭되지 않기 때문에, 백 채널의 데미지를 저감할 수 있다.
여기서, 채널 보호층(700)의 재료는 실시형태 1에서 설명한 절연층(600)의 재료와 동일한 재료를 사용할 수 있다. 채널 보호층(700)과 절연층(600)의 재료는 동일할 수도 다를 수도 있다.
그리고, 채널 스톱형 트랜지스터에서 백 채널과 접하는 부분은 절연층(600)이 아니라 채널 보호층(700)이다.
따라서, 채널 보호층(700)은 수소 원소를 포함하는 물질의 함유량이 적은 막을 사용하는 것이 바람직하다.
또한, 실시형태 1에 기재한 방법과 동일한 방법을 사용하여, 채널 보호층(700)을 산소가 과잉인 절연층으로 형성하면 바람직하다.
이어, 트랜지스터를 덮는 절연층(600)을 형성한다(도 7(C)).
도 7(C)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 배선(810), 배선(820) 등을 형성하는 구조를 이용하여도 좋다(도 8(A)).
도 7(C)의 공정 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 화소 전극(910)을 형성하는 구조를 이용하여도 좋다(도 8(B)).
도 8(A)와 같이 절연층(600) 위에 배선을 형성한 후, 배선 위에 절연층, 배선, 트랜지스터, 표시 소자, 또는 안테나 등을 더 형성하여도 좋다.
도 8(B)와 같이 화소 전극(910)을 형성한 후, 표시 소자(EL소자, 액정소자 등)을 형성하면 표시 장치를 형성할 수 있다.
또한, 도 8(A)의 공정 또는 도 8(B)의 공정 후, 제 2 가열처리를 실시하는 것이 바람직하다.
또한, 도 7(C)의 공정과, 도 8(A)의 공정 또는 도 8(B)의 공정과의 사이에 제 2 가열처리를 실시하여도 좋다.
제 2 가열처리의 조건은 실시형태 1과 마찬가지이다.
본 실시형태의 내용 중 일부 또는 전부는 다른 모든 실시형태 및 실시예와 조합하여 실시할 수 있다.
(실시형태 5)
반도체 장치로서는 각종 집적회로가 있다.
예를 들면, 표시장치(액정표시장치, 일렉트로 루미네센스 표시장치(발광장치) 등), 안테나를 통해 무선통신을 하는 반도체 장치(RFID 태그, 무선 태그, IC 칩, 무선 칩, 비접촉 신호처리장치, 반도체 집적회로 칩) 등이 있는데, 직접 회로는 이들에 한정되지 않는다.
본 실시형태의 내용 중 일부 또는 전부는 다른 모든 실시형태 및 실시예와 조합하여 실시할 수 있다.
산화물 반도체 중의 질소 농도의 영향을 조사하였다.
먼저, 유리기판 상에 산화물 반도체층을 형성하였다.
그리고, 산화물 반도체층 형성 후에 가열처리를 실시하지 않은 경우와, 산화물 반도체층 형성 후에 가열처리를 실시한 경우를 비교하였다.
비교방법은 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)을 사용하였다.
또한, 가열처리는 350℃, 1시간으로 하였다.
가열 분위기는 대기 분위기 또는 질소 분위기로 하였다.
여기에서, 산화물 반도체층은 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성되었다.
또한, 산화물 반도체층의 성막 전에, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시하여, 질소가 산화물 반도체층 중에 혼입되는 것을 철저하게 배제하였다.
(샘플 1)
스퍼터링 가스의 유량이 Ar/N2=40/0sccm(N2 비율 0%)인 샘플을 샘플 1로 하였다. 또한, 샘플 1은 3개 준비하였다.
샘플 1의 SIMS 측정결과를 도 10에 나타냈다.
(샘플 2)
스퍼터링 가스의 유량이 Ar/N2=35/5sccm(N2 비율 12.5%)인 샘플을 샘플 2로 하였다. 또한, 샘플 2는 3개 준비하였다.
샘플 2의 SIMS 측정결과를 도 11에 나타내었다.
(샘플 3)
스퍼터링 가스의 유량이 Ar/N2=0/40sccm(N2 비율 100%)인 샘플을 샘플 3으로 하였다. 또한, 샘플 3은 3개 준비하였다.
샘플 3의 SIMS 측정결과를 도 12에 나타내었다.
(고찰)
도 10~도 12에서, 점선(3001)이 가열처리를 실시하지 않은 샘플(as-depo), 굵은 실선(3002)이 질소 분위기에서 가열한 샘플(N2 베이킹), 가는 실선(3003)이 대기 분위기에서 가열한 샘플(대기 베이킹)을 각각 나타내고 있다.
또한, 도 10~도 12에서, (A)는 수소 농도이며, (B)는 질소 농도이다.
도 10~도 12에서, 세로축은 농도이며, 가로축은 산화물 반도체층 표면으로부터의 깊이(막두께)이다.
또한, 이차이온 질량분석법(SIMS)의 측정결과에는 유효범위가 있다.
그리고, 본 실시예의 경우, 산화물 반도체층의 표면 부근(도 10~도 12에서는 깊이 0nm~30nm 부근) 및 산화물 반도체층과 유리 기판과의 계면 부근(도 10~도 12에서는 깊이 80nm~100nm 부근)에 대해서는 정확한 값을 산출하기 어렵게 되어 있다.
따라서, 본 실시예의 경우는 깊이가 30nm~80nm인 범위를 SIMS 측정결과의 유효범위로 하였다.
여기서, 도 10(A)의 점선(3001)(as-depo), 도 11(A)의 점선(3001)(as-depo), 및 도 12(A)의 점선(3001)(as-depo)의 유효범위에서의 수소 농도의 평균값을 비교하면, 도 11(A) 쪽이 도 10(A)보다도 높고, 도 12(A) 쪽이 도 11(A)보다도 높은 것을 알 수 있다.
또한, 도 10(B)의 점선(3001)(as-depo), 도 11(B)의 점선(3001)(as-depo), 및 도 12(B)의 점선(3001)(as-depo)의 유효 범위에서의 질소 농도의 평균값을 비교하면, 도 11(B) 쪽이 도 10(B)보다도 높고, 도 12(B) 쪽이 도 11(B)보다도 높음을 알 수 있다.
즉, as-depo 샘플들에서, 산화물 반도체층 중의 질소 농도가 많을수록, 산화물 반도체층 중의 수소 농도가 많아짐을 알 수 있었다.
따라서, 산화물 반도체층 중의 질소 농도가 많을수록, 산화물 반도체층 중에 수소가 혼입되기 쉬운 것을 알 수 있었다.
또한, 도 10(A)을 참조하면 가열처리를 실시함으로써 수소 농도가 저하됨을 알 수 있다.
한편, 도 11(A), 도 12(A)를 참조하면 가열처리를 실시함으로써 수소 농도가 상승하였음을 알 수 있다.
또한, 도 12(A)에서, 30nm~60nm의 범위에서는 점선(3001)(as-depo), 굵은 실선(3002)(N2 베이킹), 가는 실선(3003)(대기 베이킹)의 수소 농도에 그다지 차이가 없다.
그러나, 유효 범위인 30nm~80nm에서의 수소 농도의 평균값은 굵은 실선(3002)(N2 베이킹) 및 가는 실선(3003)(대기 베이킹) 쪽이 점선(3001)(as-depo)보다도 높다.
따라서, 산화물 반도체층 중의 수소의 총량을 비교한 경우, 굵은 실선(3002)(N2 베이킹) 및 가는 실선(3003)(대기 베이킹) 쪽이 점선(3001)(as-depo)보다도 많은 것은 분명하다.
또한, 도 12(A)에서, 굵은 실선(3002)(N2 베이킹) 및 가는 실선(3003)(대기 베이킹)의 형상이 V자와 같은 형태가 된 이유는 막 표면 및 유리 기판으로부터 수소가 주입되었기 때문이라고 고찰하였다.
여기에서, 샘플 1에서, SIMS 측정 결과의 유효범위에서의 질소 농도의 최대값은 1×1020atoms/cm3 이하(1×1020atoms/cm3 미만)이었다(도 10(B)).
따라서, 샘플 1에서, SIMS 측정결과의 유효범위에서의 질소 농도의 평균값도 1×1020atoms/cm3 이하(1×1020atoms/cm3 미만)이었다(평균값이 최대값보다 큰 값이 되는 일은 없다).
또한, 샘플 1의 as-depo 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 9.3×1019atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 1.9×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 6.1×1019atoms/cm3이었다.
또한, 샘플 1의 as-depo 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 6.9×1020atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 4.5×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 5.6×1019atoms/cm3이었다.
또한, 샘플 1의 N2 베이킹 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 9.7×1019atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 3.0×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 6.0×1019atoms/cm3이었다.
또한, 샘플 1의 N2 베이킹 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 2.3×1019atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 6.4×1018atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 1.2×1019atoms/cm3이었다.
또한, 샘플 1의 대기 베이킹 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 3.1×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 4.4×1018atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1.8×1019atoms/cm3이었다.
또한, 샘플 1의 대기 베이킹 조건(도 10)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 6.7×1018atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 2.0×1018atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 3.8×1018atoms/cm3이었다.
한편, 샘플 2 및 샘플 3에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 1×1022atoms/cm3 이상이었다(도 11(B)), 도 12(B)).
따라서, 샘플 2 및 샘플 3에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1×1022atoms/cm3 이상이었다(평균값이 최소값보다 작은 값이 되는 일은 없다).
또한, 샘플 2의 as-depo 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 1.6×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 1.5×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1.5×1022atoms/cm3이었다.
또한, 샘플 2의 as-depo 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 1.0×1020atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 6.3×1019atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 7.8×1019atoms/cm3이었다.
또한, 샘플 2의 N2 베이킹 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 1.5×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 1.4×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1.5×1022atoms/cm3이었다.
또한, 샘플 2의 N2 베이킹 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 1.2×1021atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 6.5×1020atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 7.7×1020atoms/cm3이었다.
또한, 샘플 2의 대기 베이킹 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 1.6×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 1.5×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1.6×1022atoms/cm3이었다.
또한, 샘플 2의 대기 베이킹 조건(도 11)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 6.9×1020atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 4.4×1020atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 5.3×1020atoms/cm3이었다.
또한, 샘플 3의 as-depo 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 3.4×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 3.1×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 3.3×1022atoms/cm3이었다.
또한, 샘플 3의 as-depo 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 1.9×1020atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 1.1×1020atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 1.4×1020atoms/cm3이었다.
또한, 샘플 3의 N2 베이킹 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 3.3×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 3.2×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 3.2×1022atoms/cm3이었다.
또한, 샘플 3의 N2 베이킹 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 8.6×1020atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 1.4×1020atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 2.7×1020atoms/cm3이었다.
또한, 샘플 3의 대기 베이킹 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 3.5×1022atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 3.3×1022atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 3.4×1022atoms/cm3이었다.
또한, 샘플 3의 대기 베이킹 조건(도 12)에서, SIMS 측정결과의 유효 범위에서의 수소 농도의 최대값은 1.0×1021atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 수소 농도의 최소값은 7.6×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 수소 농도의 평균값은 2.8×1020atoms/cm3이었다.
이상과 같이, 질소를 함유한 산화물 반도체층은 수소를 유입하기 쉬운 성질을 가지고 있음을 알 수 있었다.
역으로 말하면, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값이 1×1020atoms/cm3 이하(1×1020atoms/cm3 미만)인 산화물 반도체층은 수소가 침투하기 어려운 층이라 할 수 있다.
또한, 샘플 1~3에서, 가열처리를 실시하여도 산화물 반도체층 중의 질소 농도는 증가하지 않았다. 샘플 1에서 대기 베이킹을 실시한 경우에는 산화물 반도체층 중의 질소 농도는 감소하였었다.
여기서, 산화물 반도체층 중으로 질소가 유입되는 메카니즘은 산화물 반도체층의 성막시에 산화물 반도체층 중의 산소 결합의 일부가 끊어져 버리고, 끊어진 산화물 결합의 위치에 질소 결합이 형성되기 때문이라고 추측하였다.
따라서, 또 다른 산화물 결합이 끊어진 결합의 위치에 산소 결합이 형성되면, 산화물 반도체층 중으로 유입되는 질소 농도를 저감할 수 있다는 가설을 세웠다. 또한, 이 추측 및 가설이 바르다면, In-Ga-Zn-O계 이외의 산화물 반도체에서도 질소는 영향을 미치게 된다.
실시예 1의 추측 및 가설이 맞는지 실증하기 위해 스퍼터링 가스로 산소를 이용하여 산화물 반도체층을 형성하였다.
산소를 공급하면, 끊어진 또 다른 산소 결합의 위치에 산소 결합이 형성될 확률이 올라갈 것이다.
산화물 반도체층은 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성되었다.
또한, 산화물 반도체층의 성막 전에, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시하여, 질소가 산화물 반도체층 중으로 혼입되는 것을 철저하게 배제하였다.
(샘플 4)
스퍼터링 가스의 유량이 Ar/O2=30/15sccm(O2 비율 33.3%)인 샘플을 샘플 4(as-depo)로 하였다.
샘플 4의 SIMS 측정결과(질소)를 도 13(A)에 나타냈다.
(샘플 5)
스퍼터링 가스의 유량이 Ar/O2=0/40sccm(O2 비율 100%) 샘플을 샘플 5(as-depo)로 하였다.
샘플 5의 SIMS 측정결과(질소)를 도 13(B)에 나타내었다.
(고찰)
SIMS 측정결과의 유효 범위는 실시예 1과 동일하다.
여기에서, 샘플 4(도 13(A))에 있어, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 5×1019atoms/cm3 이하(5×1019atoms/cm3 미만)이다.
따라서, 샘플 4(도 13(A))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값도 5×1019atoms/cm3 이하(5×1019atoms/cm3 미만)이다(평균값이 최대값보다 큰 값이 되는 일은 없다.)
또한, 샘플 4(도 13(A))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값을 계산한 결과, 1×1019atoms/cm3 이하(1×1019atoms/cm3 미만)이었다.
또한, 샘플 5(도 13(B))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 2×1019atoms/cm3 이하(2×1019atoms/cm3 미만)이었다.
또한, 샘플 5(도 13(B))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 1×1019atoms/cm3 이하(1×1019atoms/cm3 미만)이었다.
그리고, 산소를 첨가하지 않은 샘플 1(도 10(B))과 비교하면, 샘플 4(도 13(A)) 및 샘플 5(도 13(B)) 쪽이 질소 농도가 낮다.
또한, 샘플 4의 as-depo 조건(도 13(A))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 1.6×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 2.2×1018atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 4.6×1018atoms/cm3이었다.
또한, 샘플 5의 as-depo 조건(도 13(B))에서, SIMS 측정결과의 유효 범위에서의 질소 농도의 최대값은 1.6×1019atoms/cm3이고, SIMS 측정결과의 유효 범위에서의 질소 농도의 최소값은 2.3×1018atoms/cm3이며, SIMS 측정결과의 유효 범위에서의 질소 농도의 평균값은 7.7×1018atoms/cm3이었다.
따라서, 실시예 1의 추측 및 가설이 바른 것을 실증할 수 있었다.
절연층(600)의 재료 차이에 따른 트랜지스터의 전기 특성 차이를 조사하였다.
(공통 조건)
도 2(B)에 기재된 채널 에치형 트랜지스터를 제작하였다.
산화물 반도체층(410)은 In:Ga:Zn가 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 섬 형태로 에칭한 샘플을 사용하였다.
또한, 도 1(B)의 공정 종료 후, 대기 분위기하에 350℃에서 1시간 동안 제 1 가열처리를 실시하였다.
또한, 도 2(B)의 공정 종료 후, 절연층(600)에 콘텍트 홀을 형성하고, 절연층(600) 위에 배선을 형성하였다.
배선을 형성 후, 대기 분위기하에 350℃에서 1시간 동안 제 2 가열처리를 실시하였다.
(샘플 6)
절연층(600)은 산화규소 타겟을 사용하여 스퍼터법으로 형성하였다.
절연층(600)의 성막 조건은 기판 온도 100℃, 스퍼터링 가스의 유량은 Ar/O2=40/10sccm으로 하였다.
또한, RF 전원을 사용하며, 전력을 1.5kW로 하였다.
또한, 성막 압력은 0.4Pa로 하였다.
(샘플 7)
절연층(600)은 산화규소 타겟을 사용하여 스퍼터법으로 형성하였다.
성막 조건은 기판온도 250℃, Ar/O2=40/10sccm으로 형성하였다.
또한, RF 전원을 사용하며, 전력을 1.5kW로 하였다.
또한, 성막 압력은 0.4Pa로 하였다.
(샘플 8)
절연층(600)은 산화규소 타겟을 사용하여 스퍼터법으로 형성하였다.
성막 조건은 기판 온도 100℃, 스퍼터링 가스의 유량은 Ar/H2=46/4sccm으로 형성하였다.
또한, RF 전원을 사용하며, 전원을 1.5kW로 하였다.
또한, 성막 압력은 0.4Pa로 하였다.
(샘플 9)
절연층(600)은 플라즈마 CVD법으로 형성하였다.
성막 조건은 기판 온도 200℃, 성막 가스의 유량은 SiH4/N2O=25/1000sccm으로 하였다.
(샘플 10)
절연층(600)은 플라즈마 CVD법으로 형성하였다.
성막 조건은 기판 온도 325℃, 성막 가스의 유량은 SiH4/N2O=27/1000sccm으로 하였다.
(샘플 11)
절연층(600)은 실록산막을 사용하였다.
(샘플 12)
절연층(600)은 아크릴막을 사용하였다.
(샘플 13)
절연층(600)은 폴리이미드막을 사용하였다.
(고찰)
샘플 8~샘플 13은 샘플 6 및 샘플 7에 비해 문턱전압(Vth)이 마이너스측으로 바뀌었다.
여기서, 의도적으로 수소 원소를 포함하는 물질을 사용한 절연층(600)은 수소 원소를 포함하고 있다.
그러면, 수소를 포함한 절연층(600)이 백 채널에 접한 상태가 된다.
또한, 플라즈마 CVD법으로 형성한 절연층(600)은 수소 및 질소를 포함하고 있다.
그러면, 수소를 포함한 절연층(600)이 백 채널에 접한 상태가 된다.
또한, 실록산막, 아크릴막, 폴리이미드막은 수분을 흡수하기 쉽고 또한 수분을 방출하기 쉬운 성질을 갖는다.
그러면, 수분을 방출하는 절연층(600)이 백 채널에 접한 상태가 된다.
여기서, 계산과학(엄밀하게는 다르지만 시뮬레이션이라 불리는 경우도 있다)에 의해, 백 채널에 도너가 존재할 경우에 어떠한 거동을 하는지 계산을 한 결과, 도너가 존재하면 문턱 전압이 마이너스측으로 바뀜을 알 수 있었다.
따라서, 스퍼터링 가스로서 수소를 사용하지 않는 조건에서 형성한 절연층(600)을 사용함으로써 문턱 전압의 마이너스쪽으로의 바뀜을 방지할 수 있음을 알 수 있었다.
또한, 산화규소 타겟을 사용하며 또한 스퍼터링 가스로서 산소를 사용한 산소 과잉인 절연층(600)을 사용한 경우(샘플 6 및 샘플 7), 제 2 가열처리에 의해 산소가 백 채널로 공급되어 백 채널의 산소 결손이 저하되었다고 고찰하였다.
또한, 본 실시예에서는 제 2 가열처리로서, 350℃에서 1시간 동안의 가열처리를 실시하였다.
여기에서, 절연층(600)으로서 산소 과잉인 절연층을 사용한 경우에, 제 2 가열처리를 실시하지 않은 샘플 A와, 제 2 가열처리로서 250℃에서 1시간 동안의 가열처리를 실시한 샘플 B를 준비하였다. 그리고, 샘플 A와 샘플 B를 비교한 결과, 제 2 가열처리로서 250℃에서 1시간 동안의 가열처리를 실시한 샘플 B 쪽이 트랜지스터의 전기 특성이 우수하였다.
또한, 실리콘 타겟을 사용하고 스퍼터링 가스로서 산소만을 사용하여 형성한 절연층(600)을 포함한 트랜지스터를 별도로 제작하였다.
실리콘 타겟을 사용하고 스퍼터링 가스로서 산소만을 사용하여 형성한 절연층(600)을 형성할 때, 기판 온도를 100℃로 한 경우와 기판 온도를 200℃로 한 경우를 비교하면, 기판 온도를 200℃로 한 경우 쪽이 게이트 BT 스트레스 시험의 결과가 우수하였다.
기판 온도를 200℃로 한 경우 게이트 BT 스트레스 시험의 결과가 우수하였던 이유는 절연층(600) 형성시의 기판 온도를 올림으로써, 백 채널 표면의 수분을 제거할 수 있었기 때문이라고 고찰하였다.
따라서, 절연층(600) 형성시의 기판 온도는 200℃ 이상이 바람직하다(상한은 한정되지 않지만, 300℃ 이하, 400℃ 이하, 500℃ 이하, 600℃ 이하, 700℃ 이하 중에서 선택할 수 있다.).
도 2(A)에 기재된 채널 에치형 트랜지스터(In-Ga-Zn-O계 트랜지스터)를 제작하였다. 또한, 절연층(600)은 형성하지 않았다.
그리고, 위에 트랜지스터가 형성된 기판을 침수하였다.
트랜지스터가 형성된 기판을 침수하기 전의 특성과, 트랜지스터가 형성된 기판을 침수한 직후의 특성을 비교한 결과, 트랜지스터를 침수한 직후에는 트랜지스터를 침수하기 전과 비교하여 문턱 전압이 마이너스측으로 바뀌며 또한 오프전류도 상승하였다.
이어, 침수한 기판을 대기 분위기하에 120℃에서 3분간 가열하여 건조한 결과, 트랜지스터의 특성이 약간 회복되었다.
그 후, 3분간 건조한 기판을 대기 분위기하에 120℃에서 10분간 가열한 결과(총 13분), 다시 트랜지스터의 특성이 더욱 회복되었다.
이어, 13분간 건조한 기판을 대기 분위기하에 120℃에서 40분간 가열한 결과(총 53분), 트랜지스터의 특성이 침수전과 거의 같아졌다.
따라서, 백 채널의 표면에 수분이 부착되면 트랜지스터의 특성에 영향을 주는 것을 알 수 있었다.
또한, 백 채널의 표면에 부착된 정도의 수분이라면 120℃에서 53분간 이상 가열하면 제거할 수 있음을 알 수 있었다.
또한, 수분을 증발시킬 수 있으면 되므로, 온도를 올리면 보다 단시간의 건조로 해결되는 것은 분명하다.
산화물 반도체층의 가열처리 효과에 대해 승온탈리가스분석법(TDS: Thermal Desorption Spectroscopy)를 사용하여 조사하였다.
승온탈리가스분석법(TDS: Thermal Desorption Spectroscopy)은 샘플을 승온했을 때의 방출 가스를 분석하는 방법이다.
본 실시예에서는 수증기의 방출을 조사하였다.
(샘플 14)
샘플 14로서 유리 기판을 준비하였다.
(샘플 15)
샘플 15로서, 유리 기판 상에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 준비하였다.
샘플 15는 가열처리를 실시하지 않았다(as-depo).
(샘플 16)
샘플 15와 동일한 샘플을 하나 더 준비하여 샘플 16으로 하였다.
(샘플 17)
샘플 17로서, 유리 기판 상에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 준비하였다.
산화물 반도체층 형성 후, 질소 분위기하에 250℃에서 1시간 동안의 가열처리를 실시하였다.
(샘플 18)
샘플 18로서, 유리 기판 상에 In:Ga:Zn가 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 준비하였다.
산화물 반도체층 형성 후, 질소 분위기하에 350℃에서 1시간 동안의 가열 처리를 실시하였다.
(샘플 19)
샘플 19로서, 유리 기판 상에 In:Ga:Zn가 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 준비하였다.
산화물 반도체층 형성 후, 질소 분위기하에 450℃에서 1시간 동안의 가열 처리를 실시하였다.
(고찰)
샘플 14 및 샘플 15의 승온탈리가스분석법의 결과를 도 14(A)에 나타내었다.
또한, 도 14(A)에서, 그래프(1414)가 샘플 14(유리 기판만)의 그래프에 대응하며, 그래프(1415)가 샘플 15(유리 기판 및 산화물 반도체층(as-depo))의 그래프에 대응한다.
도 14(A)에서, 50℃ 부근의 수분 피크(1401), 100℃ 부근의 수분 피크(1402), 300℃ 부근의 수분 피크(1403)가 존재함을 알 수 있다.
유리 기판만의 샘플(14)은 50℃ 부근의 수분 피크(1401), 100℃ 부근의 수분 피크(1042)만이 있으며, 300℃ 부근의 수분 피크(1403)는 존재하지 않는다.
한편, 산화물 반도체층을 갖는 샘플(15)에서는 50℃ 부근의 수분 피크(1401), 100℃ 부근의 수분 피크(1402), 및 300℃ 부근의 수분 피크(1403)가 존재한다.
따라서, 300℃ 부근의 수분 피크(1403)는 산화물 반도체층 특유의 수분 피크이다.
고로, 300℃ 부근의 수분 피크(1403)가 검출된 경우, 산화물 반도체층에 수분이 포함되어 있다고 판단할 수 있다.
샘플 16~샘플 19의 비교 결과를 도 14(B)에 나타낸다.
또한, 도 14(B)에서, 그래프(1416)가 샘플 16(as-depo)의 그래프에 대응하며, 그래프(1417)가 샘플 17(250℃에서 가열)의 그래프에 대응하고, 그래프(1418)가 샘플 18(350℃)의 그래프에 대응하며, 그래프(1419)가 샘플 19(450℃에서 가열)의 그래프에 대응한다.
샘플 17(250℃) 및 샘플 18(350℃)에서는 300℃ 부근의 수분 피크(1403)가 확인되었다.
또한, 샘플 17(250℃) 및 샘플 18(350℃)에서는 300℃ 부근의 수분 피크(1403)의 카운트 수가 샘플 16(as-depo)보다도 내려가 있었다.
따라서, 가열 처리에 의해 어느 정도의 수분이 감소함을 알 수 있었다.
또한, 샘플 19(450℃)에서는 300℃ 부근의 수분 피크(1403)가 존재하고 있지않다.
따라서, 450℃에서 1시간 이상의 가열처리를 실시하면 수분이 완전히 탈리된다고 할 수 있다.
(샘플 20)
또한, 샘플 20으로서, 유리 기판 위에 In:Ga:Zn가 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성된 산화물 반도체층을 형성한 샘플을 준비하였다.
그리고, 샘플 20은 가스 RTA 장치를 사용하여 질소 분위기하에 650℃에서 3분간의 가열처리를 실시하였다.
샘플 20(650℃)에서는 300℃ 부근의 수분 피크가 존재하고 있지 않았다.
따라서, 650℃에서 3분 이상의 가열처리를 수행하면 수분이 완전히 탈리된다고 할 수 있다.
또한, 유리 기판 위에 In:Ga:Zn이 1:1:1(원자비)(In2O3:Ga2O3:ZnO가 1:1:2(몰비))인 산화물 반도체 타겟을 이용하여 스퍼터링함으로써 형성한 산화물 반도체층을 형성한 샘플을 준비하여 동일한 실험(as-depo, 250℃, 350℃, 450℃의 비교)을 실시한 결과, 질소 분위기하에 450℃에서 1시간 동안의 가열처리를 실시한 샘플만 300℃ 부근의 수분 피크가 존재하고 있지 않았다.
또한, 유리 기판 위에 In:Ga:Zn이 1:1:4(원자비)(In2O3:Ga2O3:ZnO가 1:1:8(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 준비하여 동일한 실험(적층된 샘플로서, 250℃에서 가열된 샘플, 350℃에서 가열된 샘플, 450℃에서 가열된 샘플 사이의 비교)을 실시한 결과, 450℃에서 1시간 동안의 가열처리를 실시한 샘플만 300℃ 부근의 수분 피크가 존재하고 있지 않았다.
따라서, 승온탈리가스분석법에서 300℃ 부근의 수분 피크가 존재하지 않는 산화물 반도체층(100℃ 이상 400℃ 이하(바람직하게는 250℃ 이상 300℃ 이하)에서 카운트 수가 2×10-11 이하)은 450℃ 이상 그리고 1시간 이상, 혹은 650℃ 이상 그리고 3분 이상으로 가열된 산화물 반도체층이라고 할 수 있다.
승온탈리가스분석법에서 300℃ 부근의 수분 피크가 존재하지 않는다는 것은 승온탈리가스분석법에서 100℃ 이상 400℃ 이하의 수분 피크가 존재하지 않는다고도 할 수 있다.
승온탈리가스분석법에서 300℃ 부근의 수분 피크가 존재하지 않는다는 것은 산화물 반도체층에 기인하는 수분의 피크가 존재하지 않는다고도 할 수 있다.
또한, 제 1 가열처리만의 조건을 바꿔가며 도 2(A) 구조의 트랜지스터를 제작하였더니, 승온탈리가스분석법에서 300℃ 부근의 수분 피크가 존재하는 산화물 반도체층을 사용한 트랜지스터(250℃, 350℃)는 승온탈리가스분석법에서 300℃ 부근의 수분 피크가 존재하지 않는 산화물 반도체층을 사용한 트랜지스터(450℃)보다도, 문턱 전압이 마이너스측으로 바뀌고 있으며, 또한, 게이트 BT 스트레스 시험에서의 열화(劣化)가 컸다.
또한, 산화물 반도체층은 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 사용하였다.
또한, 산화물 반도체층의 성막 전에, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시하여, 산화물 반도체층에 대한 질소의 악영향을 철저하게 배제하였다.
또한, 산화물 반도체층 중의 수분이 트랜지스터의 전기 특성에 영향을 주고 있음을 알 수 있었다.
승온탈리가스분석법(TDS: Thermal Desorption Spectroscopy)을 사용하여 이하의 샘플의 탈가스(수분)를 측정하였다.
(샘플 21)
유리 기판 위에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성하고, 산화물 반도체층 위에 스퍼터법으로 형성한 산화규소막을 형성한 샘플을 준비하였다.
산화규소막은 산화규소를 타겟으로 하여 Ar/O2=40/10sccm의 가스 유량으로 성막하였다.
샘플 21은 가열 처리를 실시하지 않았다.
(샘플 22)
유리 기판 위에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성하고, 산화물 반도체층 위에 스퍼터법으로 형성한 산화규소막을 형성한 샘플을 준비하였다.
산화규소막은 산화규소를 타겟으로 하여 Ar/O2=40/10sccm의 가스 유량으로 성막하였다(스퍼터링 가스로서 산소를 사용하였다).
그 후, 질소 분위기하에 250℃에서 1시간 동안의 가열처리(노)를 실시하였다.
(샘플 23)
유리 기판 위에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성하고, 산화물 반도체층 위에 스퍼터법으로 형성한 산화규소막을 형성한 샘플을 준비하였다.
산화규소막은 산화규소를 타겟으로 하여 Ar/O2=40/10sccm의 가스 유량으로 성막하였다(스퍼터링 가스로서 산소를 사용하였다).
그 후, 질소 분위기하에 350℃에서 1시간 동안의 가열처리(노에서)를 실시하였다.
(샘플 24)
유리 기판 위에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성하고, 산화물 반도체층 위에 스퍼터법으로 형성한 산화규소막을 형성한 샘플을 준비하였다.
산화규소막은 산화규소를 타겟으로 하여 Ar/O2=40/10sccm의 가스 유량으로 성막하였다(스퍼터링 가스로서 산소를 사용하였다).
그 후, 질소 분위기 하에 450℃에서 1시간 동안의 가열처리(노에서)를 실시하였다.
(고찰)
승온탈리가스분석법(TDS: Thermal Desorption Spectroscopy)으로 계측한 결과, 어느 샘플에서도 300℃ 부근의 수분 피크가 관찰되지 않았다.
실시예 5의 결과로 보건데, 적어도 350℃이하의 가열에서는 수분이 완전히 탈리되지 않는다.
즉, 샘플 23 및 샘플 24는 300℃ 부근의 수분 피크가 당연히 관측될 것 같은데, 300℃ 부근의 수분 피크가 확인되지 않았던 것이다.
그 이유는 스퍼터링 가스로서 산소를 사용한 산화규소막(산소과잉인 산화규소막)이 수분 방출을 블록킹해 버렸기 때문이라고 고찰하였다.
따라서, 스퍼터링 가스로서 산소를 사용한 산화규소막(산소과잉인 산화규소막)이 수분 확산을 방지함을 알 수 있었다.
즉, 산소과잉인 산화규소막은 수분 블록킹 효과가 있음을 알 수 있었다.
역으로 생각하면, 제 1 가열처리를 실시하여 수분을 방출시킨 산화물 반도체층 위에 산소과잉인 산화규소막을 형성하면, 외부로부터의 수분 혼입을 방지할 수 있게 되는 것이다.
실시예 5로부터 450℃에서 1시간 이상의 가열로 수분이 완전히 제거됨을 알 수 있었다.
이에, 450℃보다 높은 온도로 가열한 샘플의 수소 농도에 대해서는, 이차이온 질량분석법(SIMS : Secondary Ion Mass Spectrometry)을 사용하여 조사하였다.
먼저, 유리 기판 위에 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 복수개 준비하였다.
또한, 유리 기판 위에 In:Ga:Zn이 1:1:1(원자비)(In2O3:Ga2O3:ZnO가 1:1:2(몰비))의 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 형성한 샘플을 복수개 준비하였다.
또한, 산화물 반도체층의 성막 전에, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시하여, 질소가 산화물 반도체층 안으로 혼입되는 것을 철저하게 배제하였다.
또한, 스퍼터링 가스의 유량은 Ar/O2=30/15sccm(O2 비율 33.3%)으로 하였다.
그리고, 가열 처리의 조건을 450℃, 550℃, 600℃, 650℃로 각각 다르게 한 복수의 샘플을 준비하였다. 또한, 각 샘플의 가열시간은 1시간이다.
또한, 가열 처리의 분위기를 질소 분위기, 산소 분위기, 질소와 산소를 포함하는 분위기(dry Air(질소:산소=4:1인 분위기))로 각각 다르게 한 복수의 샘플을 준비하였다.
비교 결과를 표 1에 나타낸다.

450℃, 1시간(열 처리)
N2
O2
Dry Air



스퍼터 장치 A		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
2×1019atoms/cm3
2×1019atoms/cm3
2×1019atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
3×1019atoms/cm3
2×1019atoms/cm3
2×1019atoms/cm3



스퍼터 장치 B		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
3×1019atoms/cm3
2×1019atoms/cm3
2×1019atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
4×1019atoms/cm3
2×1019atoms/cm3
2×1019atoms/cm3

550℃, 1시간(열 처리)
N2
O2
Dry Air



스퍼터 장치 A		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
3×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
3×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3



스퍼터 장치 B		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
3×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
3×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3

600℃, 1시간(열 처리)
N2
O2
Dry Air



스퍼터 장치 A		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
6×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(몰비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
4×1018atoms/cm3
3×1018atoms/cm3
3×1018atoms/cm3



스퍼터 장치 B
 In:Ga:Zn
=1:1:0.5(몰비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
4×1018atoms/cm3
5×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
4×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3

650℃, 1시간(열 처리)
N2
O2
Dry Air



스퍼터 장치 A		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
4×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(몰비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
4×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3



스퍼터 장치 B		 In:Ga:Zn
=1:1:0.5(원자비)
(In2O3:Ga2O3:ZnO
=1:1:1(몰비))
4×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
In:Ga:Zn
=1:1:1(원자비)
(In2O3:Ga2O3:ZnO
=1:1:2(몰비))
4×1018atoms/cm3
4×1018atoms/cm3
4×1018atoms/cm3
표 1에서, 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)의 값은 SIMS의 유효 범위의 평균값을 나타내었다.표 1로부터, 550℃이상 그리고 1시간 이상으로 가열을 실시하면 산화물 반도체층 중의 수소 농도가 대폭 감소함을 알 수 있었다.즉, 수소 농도가 6×1018atoms/cm3이하인 산화물 반도체층은 고온(550℃ 이상 그리고 1시간 이상)으로 가열된 산화물 반도체층이라 할 수 있다.
또한, 제 1 가열처리의 조건만을 바꾸어 도 2(A) 구조의 트랜지스터를 제작한 결과, 1×1019atoms/cm3 이상인 수소를 함유하는 산화물 반도체층을 사용한 트랜지스터(450℃)는 1×1019atoms/cm3 미만의 수소를 함유하는 산화물 반도체층을 사용한 트랜지스터(550℃, 600℃, 650℃)보다도, 문턱 전압이 마이너스측으로 바뀌고 있으며, 또한 게이트 BT 스트레스 시험에서의 열화가 컸다.
또한, 산화물 반도체층은 In:Ga:Zn이 1:1:0.5(원자비)(In2O3:Ga2O3:ZnO가 1:1:1(몰비))인 산화물 반도체 타겟을 이용하는 스퍼터링에 의해 형성한 산화물 반도체층을 사용하였다.
또한, 산화물 반도체층의 성막 전에, 성막실의 누설 저감, 성막실 내벽의 질소 저감, 더미 기판으로의 성막 등을 충분히 실시하여 산화물 반도체층에 질소의 영향을 철저하게 배제하였다.
따라서, 산화물 반도체층 중의 수소가 트랜지스터의 전기 특성에 영향을 주고 있음을 알 수 있었다.
도 16은 In-Ga-Zn-O계 산화물 반도체를 이용한 박막 트랜지스터의 단면을 투과형 전자현미경(TEM, Hitachi H-9000NAR, 300kV)으로 관찰한 사진이다.
도 16에 나타낸 박막 트랜지스터는 산화물 반도체층(1601)으로서 In-Ga-Zn-O계 산화물 반도체층을 50nm 성막한 후, 질소 분위기하에서 제 1 가열처리(650℃, 1시간)를 실시하고, 그 후 금속막으로서 티탄층(1604)을 150nm 성막하고, 추가로 질소 분위기하에서 제 2 열 처리(250℃, 1시간)를 실시한 샘플이다.
도 16에서, 산화물 반도체층(1601)과 티탄층(1604)과의 계면에서는 인듐 리치층(1602) 및 티탄 산화물층(1603)을 확인할 수 있었다.
또한, 인듐 리치층(1602) 및 티탄 산화물층(1603)의 확인은 FFTM(Fast Fourier Transform Mapping)법을 사용하여 실시하였다.
티탄층(1604)과 산화물 반도체층(1601)이 접한 상태에서 제 2 가열처리를 실시함으로써, 산화물 반도체층으로부터 산소가 빠져 티탄 산화물층(1603)이 형성되었다고 고찰하였다.
또한, 산화물 반도체층(1601)에서 산소가 빠진 부위는 인듐의 결정이 석출된 인듐 리치층(1602)이 되었다고 고찰하였다.
이와 같이, 티탄층(1604)과 산화물 반도체층(1601)이 접한 상태에서 제 2 가열처리를 실시함으로써 티탄 산화물층(1603)을 형성할 수 있다.
또한, 본 실시예의 반응은 산소와 티탄(Ti)의 반응이므로, In-Ga-Zn-O계 산화물 반도체층 이외에도 마찬가지의 반응이 발생하는 것은 분명하다.
따라서, 제 2 가열처리는 250℃ 이상에서 수행하는 것이 바람직하다.(상한은 한정되지 않지만, 300℃ 이하, 400℃ 이하, 500℃ 이하, 600℃ 이하, 700℃ 이하 중에서 선택할 수 있다.)
또한, 티탄층(1604) 위에 저저항인 재료(알루미늄을 주성분으로 하는 막, 구리를 주성분으로 하는 막 등)를 형성하면, 배선 저항을 낮출 수 있으므로 바람직하다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2009년 12월 11일 일본 특허청에 출원된, 일련 번호가 2009-281505인 일본 특허 출원에 기초한다.
100 : 기판 200 : 게이트 전극
300 : 게이트 절연층 400 : 산화물 반도체층
410 : 산화물 반도체층 500 : 도전층
510 : 콘텍트 전극 520 : 콘텍트 전극
600 : 절연층 700 : 채널 보호층
810 : 배선 820 : 배선
830 : 배선 900 : 기초 절연층
1401 : 피크 1402 : 피크
1403 : 피크 1414 : 그래프
1415 : 그래프 1416 : 그래프
1417 : 그래ㅍ 1418 : 그래프
1419 : 그래프 1601 : 산화물 반도체층
1602 : 인듐 리치층 1603 : 티탄 산화물층
1604 : 티탄층 2001 : 성막실
2002 : 덮개 2003 : 타겟
2004 : 펌프 2005 : O링
2006 : O링 2007 : 메탈 가스켓
2008 : 메탈 가스켓 3001 : 점선
3002 : 굵은 실선 3003 : 가는 실선
8000 : 파선(破線)

Claims (8)

  1. 반도체 장치로서:
    기판;
    상기 기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 한 쌍의 콘텍트 전극; 및
    상기 산화물 반도체층과 상기 한 쌍의 콘텍트 전극 위의 절연층을 포함하고,
    상기 한 쌍의 콘텍트 전극은 상기 산화물 반도체층의 측면과 접촉하고,
    상기 산화물 반도체층은 채널형성영역을 포함하고,
    상기 절연층은 산소 과잉인 상태에 있고,
    상기 채널형성영역에서의 질소 농도는 1×1020atoms/cm3 이하인, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 반도체 장치로서:
    기판;
    상기 기판 위의 절연층;
    상기 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 한 쌍의 콘텍트 전극; 및
    상기 산화물 반도체층과 상기 한 쌍의 콘텍트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 한 쌍의 콘텍트 전극은 상기 산화물 반도체층의 측면과 접촉하고,
    상기 산화물 반도체층은 채널형성영역을 포함하고,
    상기 절연층은 산소 과잉인 상태에 있고,
    상기 채널형성영역에서의 질소 농도는 1×1020atoms/cm3 이하인, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 게이트 전극은 상기 한 쌍의 콘텍트 전극과 중첩되는, 반도체 장치.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 산화물 반도체층에서의 수소 농도는 3×1018atoms/cm3 이하인, 반도체 장치.
  7. 삭제
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체층인, 반도체 장치.
KR1020197005712A 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법 KR102308442B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020207024665A KR102273623B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2009-281505 2009-12-11
JP2009281505 2009-12-11
PCT/JP2010/072595 WO2011071185A1 (en) 2009-12-11 2010-12-09 Semiconductor device and method for manufacturing the same
KR1020187012749A KR20180049271A (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187012749A Division KR20180049271A (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207024665A Division KR102273623B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Publications (2)

Publication Number Publication Date
KR20190025741A KR20190025741A (ko) 2019-03-11
KR102308442B1 true KR102308442B1 (ko) 2021-10-01

Family

ID=44141959

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020187012749A KR20180049271A (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020207024665A KR102273623B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020197005712A KR102308442B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020127017573A KR101857692B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020217020268A KR102492561B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020187012749A KR20180049271A (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020207024665A KR102273623B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020127017573A KR101857692B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법
KR1020217020268A KR102492561B1 (ko) 2009-12-11 2010-12-09 반도체 장치 및 그 제작방법

Country Status (5)

Country Link
US (5) US9196738B2 (ko)
JP (7) JP5727204B2 (ko)
KR (5) KR20180049271A (ko)
TW (4) TWI623104B (ko)
WO (1) WO2011071185A1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090202935A1 (en) * 2008-02-13 2009-08-13 Yoshihiro Moriya Carrier, two-component developer containing carrier and toner, and image forming method
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9646829B2 (en) * 2011-03-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9012904B2 (en) 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI567985B (zh) * 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US11626279B2 (en) * 2012-03-09 2023-04-11 Versum Materials Us, Llc Compositions and methods for making silicon containing films
CN110581070B (zh) 2012-06-29 2022-12-20 株式会社半导体能源研究所 半导体装置
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US8927985B2 (en) 2012-09-20 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105779940A (zh) * 2012-11-08 2016-07-20 株式会社半导体能源研究所 金属氧化物膜及金属氧化物膜的形成方法
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
TWI618252B (zh) * 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
WO2014136612A1 (ja) * 2013-03-07 2014-09-12 シャープ株式会社 半導体装置およびその製造方法
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102304824B1 (ko) 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6287635B2 (ja) * 2014-06-30 2018-03-07 日立金属株式会社 半導体装置の製造方法および半導体装置
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
JP6271760B2 (ja) * 2014-12-05 2018-01-31 富士フイルム株式会社 金属酸化物膜の製造方法及び薄膜トランジスタの製造方法
CN113223967A (zh) * 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
JP6539464B2 (ja) * 2015-03-19 2019-07-03 国立大学法人東北大学 半導体素子の製造方法
JP7460536B2 (ja) 2018-10-30 2024-04-02 三菱電機株式会社 充電台および電気掃除機システム
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300518A (ja) * 2007-05-30 2008-12-11 Canon Inc アモルファス酸化物及び電界効果型トランジスタ
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5672889A (en) * 1995-03-15 1997-09-30 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3423896B2 (ja) 1999-03-25 2003-07-07 科学技術振興事業団 半導体デバイス
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004140267A (ja) * 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004304162A (ja) 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050017244A1 (en) 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
JP4386747B2 (ja) * 2004-01-28 2009-12-16 三洋電機株式会社 ｐ型ＺｎＯ半導体膜及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
EP1950177A4 (en) 2005-11-18 2009-02-25 Idemitsu Kosan Co SEMICONDUCTOR THIN FILM, MANUFACTURING METHOD AND THIN FILM TRANSISTOR
JP4904789B2 (ja) * 2005-11-30 2012-03-28 凸版印刷株式会社 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5213421B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
JP2009141221A (ja) * 2007-12-07 2009-06-25 Sony Corp ＺｎＯ半導体膜の製造方法、ＺｎＯ半導体膜及びこれを用いた半導体装置
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP2009206490A (ja) * 2008-01-30 2009-09-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP2009266938A (ja) * 2008-04-23 2009-11-12 Rohm Co Ltd 半導体素子
WO2009142289A1 (ja) * 2008-05-22 2009-11-26 出光興産株式会社 スパッタリングターゲット、それを用いたアモルファス酸化物薄膜の形成方法、及び薄膜トランジスタの製造方法
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2010123758A (ja) * 2008-11-19 2010-06-03 Nec Corp 薄膜デバイス及びその製造方法
CN104597651B (zh) * 2009-05-02 2017-12-05 株式会社半导体能源研究所 显示设备

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300518A (ja) * 2007-05-30 2008-12-11 Canon Inc アモルファス酸化物及び電界効果型トランジスタ
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置

Also Published As

Publication number Publication date
TW201140829A (en) 2011-11-16
JP2019071494A (ja) 2019-05-09
US20230094969A1 (en) 2023-03-30
TWI623104B (zh) 2018-05-01
JP2023055966A (ja) 2023-04-18
US10804409B2 (en) 2020-10-13
TWI602304B (zh) 2017-10-11
JP6480524B2 (ja) 2019-03-13
US20210036160A1 (en) 2021-02-04
JP2015144309A (ja) 2015-08-06
JP6994536B2 (ja) 2022-01-14
KR101857692B1 (ko) 2018-05-14
KR102492561B1 (ko) 2023-01-26
US20110140205A1 (en) 2011-06-16
US20160043230A1 (en) 2016-02-11
US10103272B2 (en) 2018-10-16
KR20120107986A (ko) 2012-10-04
KR20200103887A (ko) 2020-09-02
KR102273623B1 (ko) 2021-07-05
KR20190025741A (ko) 2019-03-11
TWI557907B (zh) 2016-11-11
TW201742256A (zh) 2017-12-01
JP5727204B2 (ja) 2015-06-03
TW201642475A (zh) 2016-12-01
TWI661491B (zh) 2019-06-01
JP2020145444A (ja) 2020-09-10
JP6189354B2 (ja) 2017-08-30
US11545579B2 (en) 2023-01-03
JP7228666B2 (ja) 2023-02-24
TW201820484A (zh) 2018-06-01
JP2017195418A (ja) 2017-10-26
WO2011071185A1 (en) 2011-06-16
JP2011142311A (ja) 2011-07-21
US20190051754A1 (en) 2019-02-14
JP2022022462A (ja) 2022-02-03
US9196738B2 (en) 2015-11-24
KR20180049271A (ko) 2018-05-10
JP6700448B2 (ja) 2020-05-27
KR20210084667A (ko) 2021-07-07

Similar Documents

Publication Publication Date Title
KR102308442B1 (ko) 반도체 장치 및 그 제작방법
US9184299B2 (en) Semiconductor device
TW201140700A (en) Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR20120102748A (ko) 전계 효과 트랜지스터
JP6550514B2 (ja) ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びディスプレイ用スパッタリングターゲット
TWI718952B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
WO2019107043A1 (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal
X601 Decision of rejection after re-examination
A107 Divisional application of patent
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2020101002136; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20200827

Effective date: 20210528

GRNO Decision to grant (after opposition)
GRNT Written decision to grant