TWI718952B - 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材 - Google Patents

氧化物半導體薄膜、薄膜電晶體及濺鍍靶材 Download PDF

Info

Publication number
TWI718952B
TWI718952B TW109117571A TW109117571A TWI718952B TW I718952 B TWI718952 B TW I718952B TW 109117571 A TW109117571 A TW 109117571A TW 109117571 A TW109117571 A TW 109117571A TW I718952 B TWI718952 B TW I718952B
Authority
TW
Taiwan
Prior art keywords
thin film
atm
oxide semiconductor
less
film transistor
Prior art date
Application number
TW109117571A
Other languages
English (en)
Other versions
TW202043511A (zh
Inventor
西山功兵
越智元隆
寺前裕美
川原田喬生
Original Assignee
日商神戶製鋼所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商神戶製鋼所股份有限公司 filed Critical 日商神戶製鋼所股份有限公司
Publication of TW202043511A publication Critical patent/TW202043511A/zh
Application granted granted Critical
Publication of TWI718952B publication Critical patent/TWI718952B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/0021—Reactive sputtering or evaporation
    • C23C14/0036—Reactive sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/085—Oxides of iron group metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/086—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Abstract

本發明的目的在於提供一種製造成本相對低、形成了薄膜電晶體時的載流子遷移率及光應力耐性高的氧化物半導體薄膜。本發明為一種氧化物半導體薄膜，其包含金屬元素，其中所述金屬元素包含In、Zn、Fe及不可避免的雜質，相對於In、Zn及Fe的合計原子數，In的原子數為58 atm%以上且80 atm%以下，Zn的原子數為19 atm%以上且41 atm%以下，Fe的原子數為0.6 atm%以上且3 atm%以下。

Description

氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
本發明是有關於一種氧化物半導體薄膜、薄膜電晶體及濺鍍靶材。
非晶氧化物半導體例如與非晶矽半導體相比，形成了薄膜電晶體（Thin Film Transistor：TFT）時的載流子遷移率高。而且，非晶氧化物半導體的光學帶隙（band gap）大，可見光的透過性高。進而，非晶氧化物半導體的薄膜與非晶矽半導體相比能夠以低溫進行成膜。通過活用這些特徵，期待將非晶氧化物半導體薄膜應用於能夠以高分辨率進行高速驅動的下一代的大型顯示器、或使用有需要在低溫下成膜的樹脂基板的可撓性顯示器。
作為此種非晶氧化物半導體薄膜，公知的是包含銦、鎵、鋅及氧的In-Ga-Zn-O（IGZO）非晶氧化物半導體薄膜（例如，參照日本專利特開2010-219538號公報）。使用有非晶矽半導體的薄膜電晶體的載流子遷移率為0.5 cm 2/Vs左右，相對於此，使用有所述公報所記載的IGZO非晶氧化物半導體薄膜的TFT具有1 cm 2/Vs以上的遷移率。
進而，作為遷移率得到提升的非晶氧化物半導體薄膜，公知的是包含銦、鎵、鋅及錫的氧化物半導體薄膜或包含銦、鎵、錫及氧的氧化物半導體薄膜（例如，參照日本專利特開2010-118407號公報、日本專利特開2013-249537號公報）。例如，在使用有所述公報所記載的In-Ga-Zn-Sn非晶氧化物半導體薄膜的TFT中，溝道（channel）長度1000 μm，並且其載流子遷移率超過20 cm 2/Vs。然而，在溝道長度短的TFT中，存在載流子遷移率下降的傾向，若要在需要高速性的例如下一代的大型顯示器中使用，則有短溝道區域下的載流子遷移率不足的可能性。
而且，這些非晶氧化物半導體包含稀有元素即鎵（Ga），所以相對而言製造成本高。因此，要求不含Ga的氧化物半導體。
進而，為了將薄膜電晶體中所使用的非晶氧化物半導體薄膜用於顯示器，而期望即使對薄膜電晶體進行光的照射，時序性的閾值電壓的偏移（shift）也少，所謂的光應力（light stress）耐性高。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-219538號公報 [專利文獻2]日本專利特開2010-118407號公報 [專利文獻3]日本專利特開2013-249537號公報
[發明所要解決的問題] 本發明是基於所述情況而成，目的在於提供一種製造成本相對低、形成了薄膜電晶體時的載流子遷移率及光應力耐性高的氧化物半導體薄膜、使用有所述氧化物半導體薄膜的薄膜電晶體、及用以形成所述氧化物半導體薄膜的濺鍍靶材。 [解決問題的技術手段]
本發明者等發現通過使氧化物半導體薄膜中包含規定量的鐵（Fe），而可獲得即便不含Ga，也具有高的載流子遷移率及光應力耐性的氧化物半導體薄膜，從而完成了本發明。
即，本發明的一形態的氧化物半導體薄膜為包含金屬元素的氧化物半導體薄膜，其中所述金屬元素包含In、Zn、Fe及不可避免的雜質，相對於In、Zn及Fe的合計原子數，In的原子數為58 atm%以上且80 atm%以下，Zn的原子數為19 atm%以上且41 atm%以下，Fe的原子數為0.6 atm%以上且3 atm%以下。
此氧化物半導體薄膜使In及Zn的原子數為所述範圍內，並使Fe的原子數為所述下限以上，因此具有高的光應力耐性。而且，此氧化物半導體薄膜使Fe的原子數為所述上限以下，因此可提高使用此氧化物半導體薄膜形成了薄膜電晶體時的載流子遷移率。進而，此氧化物半導體薄膜無需包含Ga，因此可減少製造成本。
此氧化物半導體薄膜可適宜地用於顯示裝置。
本發明包括具有此氧化物半導體薄膜的薄膜電晶體。此薄膜電晶體具有此氧化物半導體薄膜，因此製造成本相對低、載流子遷移率及光應力耐性高。
此薄膜電晶體的因光照射而產生的閾值電壓偏移優選為5 V以下。通過使所述閾值電壓偏移為所述上限以下，可提高薄膜電晶體的性能穩定性。
此薄膜電晶體的載流子遷移率優選為32 cm 2/Vs以上。通過使所述載流子遷移率為所述下限以上，可適宜地用於需要高速性的例如下一代的大型顯示器中。
而且，本發明的另一形態的濺鍍靶材是用於包含金屬元素的氧化物半導體薄膜的形成的濺鍍靶材，其中所述金屬元素包含In、Zn、Fe及不可避免的雜質，相對於In、Zn及Fe的合計原子數，In的原子數為58 atm%以上且80 atm%以下，Zn的原子數為19 atm%以上且41 atm%以下，Fe的原子數為0.6 atm%以上且3 atm%以下。
此濺鍍靶材包含原子數為所述範圍內的In、Zn及Fe，因此通過使用此濺鍍靶材來成膜為氧化物半導體薄膜，可製造一種製造成本相對低、載流子遷移率及光應力耐性高的薄膜電晶體。
此處，「載流子遷移率」表示薄膜電晶體的飽和區域下的場效應遷移率，「場效應遷移率」是指在設柵極電壓為V g[V]、閾值電壓為Vth[V]、漏極電流為I d[A]、溝道長度為L[m]、溝道寬度為W[m]、柵極絕緣膜的電容為C ox[F]時，在薄膜電晶體的電流-電壓特性的飽和區域（V g>Vd-Vth）中，通過以下的式（1）所示的μ FE[m 2/Vs]而求出的值。 [數式1]
Figure 02_image001
···（1）
另外，薄膜電晶體的「閾值電壓」是指使電晶體的漏極電流成為10 -9A的柵極電壓。
而且，「因光照射而產生的閾值電壓偏移」是指在基板溫度60℃，在薄膜電晶體的源極-漏極間為10 V，柵極-源極間為-10 V的電壓條件下，對薄膜電晶體照射了2小時的白色發光二極管（Light Emitting Diode，LED）時，照射前後的閾值電壓之差的絕對值。 [發明的效果]
像以上所說明的那樣，使用有此氧化物半導體薄膜的薄膜電晶體的製造成本相對低、載流子遷移率及光應力耐性高。而且，通過使用此濺鍍靶材，可形成製造成本相對低、載流子遷移率及光應力耐性高的氧化物半導體薄膜。
以下，針對本發明的實施方式，適當參照圖示進行詳細說明。
[薄膜電晶體] 圖1所示的此薄膜電晶體例如可用於下一代的大型顯示器或可撓性顯示器等顯示裝置的製造。此薄膜電晶體為形成於基板X的表面的底柵（bottom gate）型的電晶體。此薄膜電晶體具有柵極電極1、柵極絕緣膜2、氧化物半導體薄膜3、蝕刻停止層（Etch Stop Layer，ESL）保護膜4、源極及漏極電極5、鈍化（passivation）絕緣膜6以及導電膜7。
（基板） 作為基板X，並無特別限定，例如可列舉顯示裝置中所使用的基板。作為此種基板X，可列舉玻璃基板或矽酮樹脂基板等透明基板。作為所述玻璃基板中所使用的玻璃，並無特別限定，例如可列舉無鹼玻璃、高應變點玻璃、鈉鈣玻璃等。而且，作為基板X，也可使用不銹鋼薄膜等金屬基板、聚對苯二甲酸乙二酯（Polyethylene Terephthalate，PET）膜等樹脂基板。
基板X的平均厚度就加工性的觀點而言，優選為0.3 mm以上且1.0 mm以下。而且，基板X的大小及形狀是根據所使用的顯示裝置等的大小或形狀而適當決定。此處，「平均厚度」是指測定任意10點的厚度，而根據它們算出的平均值。
（柵極電極） 柵極電極1形成於基板X的表面，具有導電性。作為構成柵極電極1的薄膜，並無特別限定，可使用Al合金或者在Al合金的表面積層Mo、Cu、Ti等的薄膜或合金膜而得者。
作為柵極電極1的平均厚度的下限，優選為50 nm，更優選為170 nm。另一方面，作為柵極電極1的平均厚度的上限，優選為500 nm，更優選為400 nm。若柵極電極1的平均厚度不足所述下限，則柵極電極1的電阻大，所以有柵極電極1的電力消耗增大的可能性或變得容易發生斷線的可能性。相反，若柵極電極1的平均厚度超過所述上限，則柵極電極1的表面側所積層的柵極絕緣膜2等的平坦化變得困難，從而有此薄膜電晶體的特性惡化的可能性。
另外，為了改善柵極絕緣膜2的覆蓋率（coverage），柵極電極1的厚度方向的剖面宜設為朝向基板X擴張的錐狀。錐角優選為30°以上且40°以下。
（柵極絕緣膜） 柵極絕緣膜2以覆蓋柵極電極1的方式積層在基板X的表面側。作為構成柵極絕緣膜2的薄膜，並無特別限定，可列舉氧化矽膜、氮化矽膜、氮氧化矽膜、Al 2O 3或Y 2O 3等的金屬氧化物膜等。而且，柵極絕緣膜2既可為這些薄膜的單層結構，也可為對兩種以上的薄膜進行積層而得的多層結構。
只要柵極電極1得到包覆，則柵極絕緣膜2的形狀並無限定，例如柵極絕緣膜2也可覆蓋基板X整個面。
作為柵極絕緣膜2的平均厚度的下限，優選為50 nm，更優選為100 nm。而且，作為柵極絕緣膜2的平均厚度的上限，優選為300 nm，更優選為250 nm。若柵極絕緣膜2的平均厚度不足所述下限，則柵極絕緣膜2的耐壓不足，從而有因柵極電壓的施加而使柵極絕緣膜2崩潰（break down）的可能性。相反，若柵極絕緣膜2的平均厚度超過所述上限，則柵極電極1與此氧化物半導體薄膜3之間所形成的電容器（capacitor）的電容不足，從而有漏極電流變得不充分的可能性。另外，在柵極絕緣膜2為多層結構的情況下，「柵極絕緣膜的平均厚度」是指其合計的平均厚度。
（氧化物半導體薄膜） 此氧化物半導體薄膜3其自身為本發明的另一實施方式。此氧化物半導體薄膜3包含金屬元素。此氧化物半導體薄膜3中，所述金屬元素包含In、Zn、Fe及不可避免的雜質。即，此氧化物半導體薄膜3實質上不含In、Zn、Fe以外的金屬元素。
相對於In、Zn及Fe的合計原子數而言的In的原子數的下限為58 atm%，更優選為60 atm%，進而優選為65 atm%。另一方面，所述In的原子數的上限為80 atm%，更優選為75 atm%，進而優選為69 atm%。若所述In的原子數不足所述下限，則有此薄膜電晶體的載流子遷移率下降的可能性。相反，若所述In的原子數超過所述上限，則有由於此氧化物半導體薄膜3的漏電流增大或閾值電壓向負側偏移，而此氧化物半導體薄膜3導體化的可能性。
相對於In、Zn及Fe的合計原子數而言的Zn的原子數的下限為19 atm%，更優選為24 atm%，進而優選為30 atm%。另一方面，所述Zn的原子數的上限為41 atm%，更優選為39 atm%，進而優選為34 atm%。若所述Zn的原子數不足所述下限，則其他金屬原子數相對變多，所以有導體化的可能性。相反，若所述Zn的原子數超過所述上限，則載流子濃度得到抑制，從而有此薄膜電晶體的載流子遷移率下降的可能性。
相對於In、Zn及Fe的合計原子數而言的Fe的原子數的下限為0.6 atm%，更優選為0.8 atm%，進而優選為0.9 atm%。另一方面，所述Fe的原子數的上限為3 atm%，更優選為2 atm%，進而優選為1.5 atm%。若所述Fe的原子數不足所述下限，則有因光照射而產生的閾值電壓偏移變大的可能性。相反，若所述Fe的原子數超過所述上限，則載流子濃度得到抑制，從而有此薄膜電晶體的載流子遷移率下降的可能性。
作為In的原子數相對於Fe的原子數的比（In/Fe）的下限，優選為25，更優選為50，進而優選為55。另一方面，作為In/Fe的上限，優選為100，更優選為80，進而優選為60。若In/Fe不足所述下限，則存在載流子遷移率下降的情況。相反，若In/Fe超過所述上限，則存在此薄膜電晶體的S值（亞閾值擺幅（Subthreshold Swing）值，後述）變大的情況。
此氧化物半導體薄膜3的俯視形狀並無特別限定，就此薄膜電晶體的溝道長度及溝道寬度的控制性的觀點而言，優選為與柵極電極1相同的形狀。此氧化物半導體薄膜3的俯視時的大小只要為可確保此薄膜電晶體的溝道長度及溝道寬度的大小即可。
而且，為了使此氧化物半導體薄膜3切實地配設於柵極電極1的正上方，此氧化物半導體薄膜3的俯視時的大小優選為小於柵極電極1的俯視時的大小。作為此氧化物半導體薄膜3與柵極電極1的溝道長度方向及溝道寬度方向的邊的長度之差的下限，優選為2 nm，更優選為4 nm。另一方面，作為所述邊的長度之差的上限，優選為10 nm，更優選為8 nm。若所述邊的長度之差不足所述下限，則有因圖案化的偏差等，此氧化物半導體薄膜3的一部分自柵極電極1的正上方偏離，結果此氧化物半導體薄膜3的平坦性惡化，從而使此薄膜電晶體的特性惡化的可能性。相反，當所述邊的長度之差超過所述上限時，有此薄膜電晶體不必要地變大的可能性。
此氧化物半導體薄膜3的平均厚度例如可設為20 nm以上且60 nm以下。
另外，為了改良源極及漏極電極5的覆蓋率，此氧化物半導體薄膜3的厚度方向的剖面宜設為朝向基板X擴張的錐狀。錐角優選為30°以上且40°以下。
作為此氧化物半導體薄膜3的載流子濃度的下限，優選為1×10 12cm -3，更優選為1×10 13cm -3，進而優選為1×10 14cm -3。另一方面，作為所述載流子濃度的上限，優選為1×10 20cm -3，更優選為1×10 19cm -3，進而優選為1×10 18cm -3。若所述載流子濃度不足所述下限，則有此薄膜電晶體的漏極電流不足的可能性。相反，若所述載流子濃度超過所述上限，則難以將此氧化物半導體薄膜3的內部完全地耗盡化，所以有不作為開關元件發揮功能的可能性。
作為此氧化物半導體薄膜3的空穴遷移率的下限，優選為32 cm 2/Vs，更優選為35 cm 2/Vs，進而優選為38 cm 2/Vs。若所述空穴遷移率不足所述下限，則有此薄膜電晶體的開關特性下降的可能性。另一方面，所述空穴遷移率的上限並無特別限定。「空穴遷移率」是指通過空穴效果測定而獲得的載流子遷移率。
（ESL保護膜） ESL保護膜4是對因在通過蝕刻形成源極及漏極電極5時此氧化物半導體薄膜3受到損傷而此薄膜電晶體的特性下降這一情況進行抑制的保護膜。作為構成ESL保護膜4的薄膜，並無特別限定，但可適宜地使用氧化矽膜。
構成源極及漏極電極5的薄膜只要具有導電性，則並無特別限定，例如可使用與柵極電極1相同的薄膜。
作為源極及漏極電極5的平均厚度的下限，優選為100 nm，更優選為150 nm。另一方面，作為源極及漏極電極5的平均厚度的上限，優選為400 nm，更優選為300 nm。若源極及漏極電極5的平均厚度不足所述下限，則源極及漏極電極5的電阻大，所以有源極及漏極電極5的電力消耗增大的可能性或變得容易發生斷線的可能性。相反，若源極及漏極電極5的平均厚度超過所述上限，則鈍化絕緣膜6的平坦化變得困難，從而有利用導電膜7進行配線變得困難的可能性。
（鈍化絕緣膜） 鈍化絕緣膜6覆蓋柵極電極1、柵極絕緣膜2、此氧化物半導體薄膜3、ESL保護膜4、源極電極5a及漏極電極5b，防止此薄膜電晶體的特性劣化。構成鈍化絕緣膜6的薄膜並無特別限定，但可適宜地使用因氫的含量而相對地容易控制片電阻的氮化矽膜。而且，為了進一步提高片電阻的控制性，鈍化絕緣膜6例如也可設為氧化矽膜與氮化矽膜的雙層結構。
作為鈍化絕緣膜6的平均厚度的下限，優選為100 nm，更優選為250 nm。另一方面，作為鈍化絕緣膜6的平均厚度的上限，優選為500 nm，更優選為300 nm。若鈍化絕緣膜6的平均厚度不足所述下限，則有此薄膜電晶體的特性的劣化防止效果不足的可能性。相反，若鈍化絕緣膜6的平均厚度超過所述上限，則鈍化絕緣膜6不必要地變厚，從而有發生此薄膜電晶體的製造成本的上升或生產效率的下降的可能性。另外，在鈍化絕緣膜6為多層結構的情況下，「鈍化絕緣膜的平均厚度」是指其合計的平均厚度。
（導電膜） 導電膜7經由開設於鈍化絕緣膜6的接觸孔8而連接於漏極電極5b。通過此導電膜7而構成從此薄膜電晶體獲取漏極電流的配線。
導電膜7並無特別限定，優選為適合應用於顯示器的透明導電膜。作為此種透明導電膜，可列舉ITO膜、ZnO膜等。
作為導電膜7與漏極電極5b進行連接的位置，優選為漏極電極5b與柵極絕緣膜2相接的位置且非柵極電極1的正上方的位置。通過使導電膜7在所述位置與漏極電極5b連接，導電膜7與漏極電極5b的連接部分的平坦性提高，所以可抑制接觸電阻的增大。
作為導電膜7的平均配線寬度的下限，優選為5 μm，更優選為10 μm。另一方面，作為導電膜7的平均配線寬度的上限，優選為50 μm，更優選為30 μm。
作為導電膜7的平均厚度的下限，優選為50 nm，更優選為80 nm。另一方面，作為導電膜7的平均厚度的上限，優選為200 nm，更優選為150 nm。
（薄膜電晶體的特性） 作為此薄膜電晶體的載流子遷移率（電子遷移率）的下限，優選為32 cm 2/Vs，更優選為35 cm 2/Vs，進而優選為38 cm 2/Vs。若此薄膜電晶體的載流子遷移率不足所述下限，則有此薄膜電晶體的開關特性下降的可能性。另一方面，此薄膜電晶體的載流子遷移率的上限並無特別限定，但通常此薄膜電晶體的載流子遷移率為100 cm 2/Vs以下。
作為此薄膜電晶體的閾值電壓的下限，優選為-1 V，更優選為0 V。另一方面，作為此薄膜電晶體的閾值電壓的上限，優選為3 V，更優選為2 V。若此薄膜電晶體的閾值電壓不足所述下限，則有作為不對柵極電極1施加電壓的開關元件的斷開狀態下的漏電流變大，而此薄膜電晶體的待機電力過度變大的可能性。相反，若此薄膜電晶體的閾值電壓超過所述上限，則有作為對柵極電極1施加有電壓的開關元件的接通（on）狀態下的漏極電流不足的可能性。
作為此薄膜電晶體的因光照射而產生的閾值電壓偏移的上限，優選為5 V，更優選為3 V，進而優選為2 V。若所述閾值電壓偏移超過所述上限，則在將此薄膜電晶體用於顯示裝置的情況下，有此薄膜電晶體的性能不穩定，而無法獲得必要的開關特性的可能性。作為所述閾值電壓偏移的下限，優選為0 V，即不發生所述閾值電壓偏移。
作為此薄膜電晶體的S值（亞閾值擺幅（Subthreshold Swing）值）的上限，優選為0.7 V，更優選為0.5 V。若此薄膜電晶體的S值超過所述上限，則有此薄膜電晶體的開關需要時間的可能性。另一方面，此薄膜電晶體的S值的下限並無特別限定，但通常此薄膜電晶體的S值為0.2 V以上。此處，薄膜電晶體的「S值」是指為了使漏極電流上升1數位（digit）而所需的柵極電壓的變化量的最小值。
[薄膜電晶體的製造方法] 此薄膜電晶體例如可通過包括柵極電極成膜步驟、柵極絕緣膜成膜步驟、氧化物半導體薄膜成膜步驟、ESL保護膜成膜步驟、源極及漏極電極成膜步驟、鈍化絕緣膜成膜步驟、導電膜成膜步驟及後退火（post anneal）處理步驟的製造方法來製造。
＜柵極電極成膜步驟＞ 在柵極電極成膜步驟中，在基板X的表面對柵極電極1進行成膜。
具體而言，首先在基板X的表面，通過公知的方法，例如濺鍍法對導電膜以成為期望的膜厚的方式進行積層。作為通過濺鍍法來積層導電膜時的條件，並無特別限定，例如可設為基板溫度為20℃以上且50℃以下、成膜能量密度為3 W/cm 2以上且4 W/cm 2以下、壓力為0.1Pa以上且0.4 Pa以下、載氣為Ar的條件。
其次，通過對此導電膜進行圖案化，來形成柵極電極1。作為圖案化的方法，並無特別限定，例如，可使用在進行光刻法（photolithography）之後進行濕式蝕刻的方法。此時，為了使柵極絕緣膜2的覆蓋率變良好，宜將柵極電極1的剖面蝕刻為朝向基板X擴張的錐狀。
＜柵極絕緣膜成膜步驟＞ 在柵極絕緣膜成膜步驟中，以覆蓋柵極電極1的方式在基板X的表面側對柵極絕緣膜2進行成膜。
具體而言，首先在基板X的表面側，通過公知的方法例如各種化學氣相沉積（chemical vapor deposition，CVD）法對絕緣膜以成為期望的膜厚的方式進行積層。例如，若通過等離子體CVD法來積層氧化矽膜，則可設為基板溫度為300℃以上且400℃以下、成膜能量密度為0.7 W/cm 2以上且1.3 W/cm 2以下、壓力為100 Pa以上且300 Pa以下的條件，並使用N 2O與SiH 4的混合氣體作為原料氣體來進行。
＜氧化物半導體薄膜成膜步驟＞ 在氧化物半導體薄膜成膜步驟中，在柵極絕緣膜2的表面且柵極電極1的正上方，對此氧化物半導體薄膜3進行成膜。具體而言，當在基板X的表面積層氧化物半導體層之後，對此氧化物半導體層進行圖案化，由此形成此氧化物半導體薄膜3。
（氧化物半導體層的積層） 首先，例如使用公知的濺鍍裝置，通過濺鍍法在基板X的表面積層氧化物半導體層。通過使用濺鍍法，可容易地形成其成分或膜厚的面內均勻性優異的氧化物半導體層。
濺鍍法中所使用的濺鍍靶材其本身為本發明的另一實施方式。即，所述濺鍍靶材為用於此氧化物半導體薄膜3的形成的濺鍍靶材，所述金屬元素包含In、Zn、Fe及不可避免的雜質。作為此濺鍍靶材，具體而言可列舉包含In、Zn及Fe的氧化物靶材（IZFO靶材）。
相對於此濺鍍靶材的In、Zn及Fe的合計原子數而言的In的原子數的下限為58 atm%，更優選為60 atm%，進而優選為65 atm%。另一方面，所述In的原子數的上限為80 atm%，更優選為75 atm%，進而優選為69 atm%。而且，相對於In、Zn及Fe的合計原子數而言的Zn的原子數的下限為19 atm%，更優選為24 atm%，進而優選為30 atm%。另一方面，所述Zn的原子數的上限為41 atm%，更優選為39 atm%，進而優選為34 atm%。而且，相對於In、Zn及Fe的合計原子數而言的Fe的原子數的下限為0.6 atm%，更優選為0.8 atm%，進而優選為0.9 atm%。另一方面，所述Fe的原子數的上限為3 atm%，更優選為2 atm%，進而優選為1.5 atm%。通過使用此濺鍍靶材來成膜為此氧化物半導體薄膜3，可製造一種製造成本相對低、載流子遷移率及光應力耐性高的此薄膜電晶體。
此濺鍍靶材優選為設為與期望的氧化物半導體層相同的組成。通過如此將此濺鍍靶材的組成設為與期望的氧化物半導體層相同，可抑制所形成的氧化物半導體層的組成偏差，所以容易獲得具有期望的組成的氧化物半導體層。
作為通過濺鍍法來積層氧化物半導體層時的條件，並無特別限定，例如可設為基板溫度為20℃以上且50℃以下、成膜能量密度為2 W/cm 2以上且3 W/cm 2以下、壓力為0.1 Pa以上且0.3 Pa以下、載氣為Ar的條件。而且，作為氧源，可使氣體環境中含有氧。氣體環境中的氧的含量可設為3體積%以上且5體積%以下。
（圖案化） 其次，通過對此氧化物半導體層進行圖案化，形成此氧化物半導體薄膜3。
另外，也可在圖案化後進行預退火（pre-anneal）處理，減少此氧化物半導體薄膜3的陷阱能級（trap level）的密度。由此，可減少所製造的薄膜電晶體的因光照射而產生的閾值電壓偏移。
作為預退火處理的溫度的下限，優選為300℃，更優選為350℃。另一方面，作為預退火處理的溫度的上限，優選為450℃，更優選為400℃。
預退火處理的壓力及時間的條件並無特別限定，例如可使用在大氣壓（0.9氣壓以上且1.1氣壓以下）的N 2氣體環境中，10分鐘以上且60分鐘以下的時間的條件。
＜ESL保護膜成膜步驟＞ 在ESL保護膜成膜步驟中，在此氧化物半導體薄膜3的表面不形成源極及漏極電極5的部分，對ESL保護膜4進行成膜。
具體而言，首先在基板X的表面側，通過公知的方法，例如各種CVD法對絕緣膜以成為期望的膜厚的方式進行積層。例如，若通過等離子體CVD法來積層氧化矽膜，則可設為基板溫度為100℃以上且300℃以下、成膜能量密度為0.2 W/cm 2以上且0.5 W/cm 2以下、壓力為100 Pa以上且300 Pa以下的條件，並使用N 2O與SiH 4的混合氣體作為原料氣體來進行。
＜源極及漏極電極成膜步驟＞ 在源極及漏極電極成膜步驟中，對在此薄膜電晶體的溝道兩端與此氧化物半導體薄膜3電性連接的源極電極5a及漏極電極5b進行成膜。
〔優點〕 此氧化物半導體薄膜3中，相對於In、Zn及Fe的合計原子數，使In的原子數為58 atm%以上且80 atm%以下，Zn的原子數為19 atm%以上且41 atm%以下，並使Fe的原子數為0.6 atm%以上，因此具有高的光應力耐性。而且，此氧化物半導體薄膜3中，使Fe的原子數為3 atm%以下，因此使用此氧化物半導體薄膜3形成了薄膜電晶體時的載流子遷移率高。進而，此氧化物半導體薄膜3無需包含Ga，因此可降低製造成本。 [實施例]
以下，基於實施例對本發明進行詳述，但不應基於此實施例的記載來限定性地理解本發明。
[實施例1] 準備玻璃基板（康寧（Corning）公司製造的「EagleXG」、直徑6英寸、厚度0.7 mm），首先在此玻璃基板的表面對Mo薄膜以平均厚度成為100 nm的方式進行成膜。成膜條件設為基板溫度為25℃（室溫）、成膜能量密度為3.8 W/cm 2、壓力為0.266 Pa、及載氣為Ar。對Mo薄膜成膜後，通過圖案化形成柵極電極。
其次，作為柵極絕緣膜，通過CVD法，對平均厚度250 nm的氧化矽膜以覆蓋所述柵極電極的方式進行成膜。作為原料氣體，使用N 2O與SiH 4的混合氣體。成膜條件設為基板溫度為320℃、成膜能量密度為0.96 W/cm 2及壓力為133 Pa。
其次，在玻璃基板的表面側，通過濺鍍法形成平均厚度40 nm的實質上僅包含In、Zn、Fe作為金屬元素的氧化物半導體層，作為氧化物半導體層。
濺鍍法使用之前被確立為調查最佳的組成比的方法的方法。具體而言，通過將In 2O 3、ZnO及封裝有Fe晶片的In 2O 3的三個靶材配置於所述玻璃基板的周圍的不同位置，對靜止的所述玻璃基板進行濺鍍，而成膜為氧化物半導體層。根據此種方法，將構成元素不同的三個靶材配置於玻璃基板的周圍的不同位置，因此，因玻璃基板上的位置而距各靶材的距離各異。隨著遠離濺鍍靶材，自所述靶材供給的元素減少，所以，例如在靠近ZnO靶材並遠離In 2O 3靶材的位置，相對於In而言Zn變多，相反，在靠近In 2O 3靶材並遠離ZnO靶材的位置，相對於Zn而言In變多。即，可獲得因玻璃基板上的位置而組成比各異的氧化物半導體層。
使用濺鍍裝置（愛發科（Ulvac）股份有限公司製造的「CS200」），成膜條件設為基板溫度為25℃（室溫）、成膜能量密度為2.55 W/cm 2、壓力為0.133 Pa、及載氣為Ar。而且，氣體環境的氧含量設為4體積%。
通過光刻法及濕式蝕刻對所獲得的氧化物半導體層進行圖案化，形成因玻璃基板上的位置而組成各異的氧化物半導體薄膜。另外，濕式蝕刻劑使用關東化學股份有限公司製造的「ITO-07N」。
此處，為了改善此氧化物半導體薄膜的膜質而進行預退火處理。另外，預退火處理的條件設為大氣氣體環境（大氣壓）下350℃的環境下60分鐘。
其次，通過CVD法在玻璃基板的表面側對氧化矽膜以平均厚度成為100 nm的方式進行成膜。作為原料氣體，使用N 2O與SiH 4的混合氣體。成膜條件設為基板溫度為230℃、成膜能量密度為0.32 W/cm 2、及壓力為133 Pa。在對氧化矽膜成膜後，通過圖案化形成ESL保護膜。
其次，在玻璃基板的表面側，對Mo薄膜以平均厚度成為200 nm的方式進行成膜。成膜條件設為基板溫度為25℃（室溫）、成膜能量密度為3.8 W/cm 2、壓力為0.266 Pa、及載氣為Ar。對Mo薄膜成膜後，通過圖案化形成源極電極及漏極電極。
其次，通過CVD法在玻璃基板的表面側，形成氧化矽膜（平均厚度100 nm）與氮化矽膜（平均厚度150 nm）的雙層結構的鈍化絕緣膜。作為原料氣體，在氧化矽膜的形成中使用N 2O與SiH 4的混合氣體，在氮化矽膜的形成中，使用NH 3與SiH 4的混合氣體。成膜條件設為基板溫度為150℃、成膜能量密度為0.32 W/cm 2、及壓力為133 Pa。
其次，通過光刻法及幹式蝕刻形成接觸孔，設置用以電性連接於漏極電極的襯墊（pad）。通過將探頭（probe）抵接於此襯墊，可進行薄膜電晶體的電氣測定。
最後，進行後退火處理。另外，後退火處理的條件設為大氣壓的N 2氣體環境下250℃的環境下30分鐘。
通過如此操作，獲得實施例1的薄膜電晶體。另外，此薄膜電晶體的溝道長度為20 μm、溝道寬度為200 μm。而且，實施例1的薄膜電晶體中的氧化物半導體薄膜的組成如表1所示。
[實施例2～實施例4、比較例1～比較例5] 使相對於所使用的濺鍍靶材的In、Zn及Fe的合計原子數而言的In、Zn及Fe的原子數，即相對於所形成的氧化物半導體薄膜的In、Zn及Fe的合計原子數而言的In、Zn及Fe的原子數，像表1那樣變化，除此之外，以與實施例1同樣的方式，獲得實施例2～實施例4及比較例1～比較例5的薄膜電晶體。
[測定方法] 針對實施例1～實施例4及比較例1～比較例5的薄膜電晶體，進行載流子遷移率、閾值電壓、閾值電壓偏移及S值的測定。
這些的測定中，載流子遷移率、閾值電壓及S值的測定均根據電晶體的薄膜電晶體的靜特性（I d-V g特性）算出。所述靜特性的測定是使用半導體參數分析器（安捷倫科技（Agilent Technology）公司製造的「HP4156C」）來進行。作為測定條件，設為將源極電壓固定為0 V，將漏極電壓固定為10 V，使柵極電壓從-30 V起至30 V為止以0.25 V為單位變化的條件。另外，測定是在室溫（25℃）下進行。以下，對根據所述靜特性算出載流子遷移率、閾值電壓及S值的方法進行描述。
＜載流子遷移率＞ 載流子遷移率設為在所述靜特性的飽和區域下的場效應遷移率μ FE[m 2/Vs]。此場效應遷移率μ FE[m 2/Vs]根據所述式（1）算出。將結果示於表1。
＜閾值電壓＞ 閾值電壓設為自薄膜電晶體的靜特性算出的使所述電晶體的漏極電流成為10 -9A的柵極電壓。將結果示於表1。
＜S值＞ S值設為自所述靜特性算出使漏極電流上升一數位所需的柵極電壓的變化量時，所述變化量的最小值。將結果示於表1。
＜閾值電壓偏移＞ 閾值電壓偏移是在基板溫度為60℃，將薄膜電晶體的源極電壓固定為0 V、漏極電壓固定為10 V、柵極電壓固定為-10 V，並對薄膜電晶體照射2小時的白色LED（飛利浦（PHILIPS）公司製造的「LXHL-PW01」）時，以照射前後的閾值電壓之差的絕對值的形式算出。可以說此數值越小，光應力耐性越高。將結果示於表1。
[判定] 以上述的測定結果為基礎，以以下的判定基準進行綜合判定。將結果示於表1。 A：載流子遷移率為32 m 2/Vs以上、且閾值電壓偏移為5 V以下，適合於下一代大型顯示器或可撓性顯示器。 B：載流子遷移率不足32 m 2/Vs，或閾值電壓偏移超過5 V，無法用於下一代大型顯示器或可撓性顯示器。
[表1]
  組成 載流子 遷移率 閾值 電壓 S值 閾值電壓 偏移 綜合 判定
In Zn Fe
（atm%） （atm%） （atm%） （cm2/Vs） （V） （V/dec） （V）  
實施例1 58.4 41.0 0.62 34.8 0.0 0.34 1.75 A
實施例2 69.9 28.9 1.22 39.3 0.0 0.35 3 A
實施例3 59.0 40.0 1.00 32.3 1.0 0.36 1.25 A
實施例4 77.4 21.8 0.84 37.6 0.0 0.60 4 A
比較例1 53.0 46.0 0.97 28.4 0.5 0.30 0.5 B
比較例2 78.8 21.2 0.00 42.2 4.0 0.40 18.5 B
比較例3 60.0 40.0 0.00 22.8 10.0 0.55 19.25 B
比較例4 75.6 24.1 0.26 32.9 -0.25 0.42 4.75 B
比較例5 64.5 31.4 4.08 22.2 0.8 0.50 1.25 B
根據表1，實施例1～實施例4的薄膜電晶體的載流子遷移率高，閾值電壓偏移小。相對於此，比較例1的薄膜電晶體由於相對於氧化物半導體薄膜的In、Zn及Fe的合計原子數而言的In的原子數少，因此被認為載流子遷移率低，而開關動作差。而且，比較例2、比較例3的薄膜電晶體由於氧化物半導體薄膜不含Fe，因此被認為閾值電壓偏移大，而光應力耐性差。比較例4的薄膜電晶體由於相對於氧化物半導體薄膜的In、Zn及Fe的合計原子數而言的Fe的原子數少，因此被認為閾值電壓偏移大，而光應力耐性差。比較例5的薄膜電晶體由於Fe的原子數多，因此被認為載流子遷移率低，而開關動作差。
根據以上可知：通過相對於氧化物半導體薄膜的In、Zn及Fe的合計原子數，使In的原子數為58 atm%以上且80 atm%以下，Zn的原子數為19 atm%以上且41 atm%以下，並使Fe的原子數為0.6 atm%以上且3 atm%以下，可提高載流子遷移率及光應力耐性。
[產業上的可利用性] 像以上所說明的那樣，使用有此氧化物半導體薄膜的薄膜電晶體的製造成本相對低、載流子遷移率及光應力耐性高。因此，此薄膜電晶體可適宜地用於需要高速性的例如下一代的大型顯示器。而且，通過使用此濺鍍靶材，可形成製造成本相對低、載流子遷移率及光應力耐性高的氧化物半導體薄膜。
1:柵極電極 2:柵極絕緣膜 3:氧化物半導體薄膜 4:ESL保護膜 5:源極及漏極電極 5a:源極電極 5b:漏極電極 6:鈍化絕緣膜 7:導電膜 8:接觸孔 X:基板
圖1是表示形成於基板表面的本發明的一實施方式的薄膜電晶體的示意性剖面圖。
1:柵極電極 2:柵極絕緣膜 3:氧化物半導體薄膜 4:ESL保護膜 5:源極及漏極電極 5a:源極電極 5b:漏極電極 6:鈍化絕緣膜 7:導電膜 8:接觸孔 X:基板

Claims (6)

  1. 一種氧化物半導體薄膜，其包含金屬元素且用於顯示裝置，其中所述金屬元素包含In、Zn、Fe及不可避免的雜質，相對於In、Zn及Fe的合計原子數，In的原子數為58atm%以上且80atm%以下，Zn的原子數為19atm%以上且41atm%以下，Fe的原子數為0.6atm%以上且1.5atm%以下。
  2. 如請求項1所述的氧化物半導體薄膜，其中Fe的原子數為0.6atm%以上且0.84atm%以下。
  3. 一種薄膜電晶體，具有如請求項1所述的氧化物半導體薄膜。
  4. 如請求項3所述的薄膜電晶體，其中因光照射而產生的閾值電壓偏移為5V以下。
  5. 如請求項3或請求項4所述的薄膜電晶體，其中載流子遷移率為32cm2/Vs以上。
  6. 一種濺鍍靶材，其用於包含金屬元素且用於顯示裝置的氧化物半導體薄膜的形成，其中所述金屬元素包含In、Zn、Fe及不可避免的雜質，相對於In、Zn及Fe的合計原子數，In的原子數為58atm%以上且80atm%以下，Zn的原子數為19atm%以上且41atm%以下， Fe的原子數為0.6atm%以上且1.5atm%以下。
TW109117571A 2019-05-30 2020-05-27 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材 TWI718952B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-101384 2019-05-30
JP2019101384A JP6756875B1 (ja) 2019-05-30 2019-05-30 ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びスパッタリングターゲット

Publications (2)

Publication Number Publication Date
TW202043511A TW202043511A (zh) 2020-12-01
TWI718952B true TWI718952B (zh) 2021-02-11

Family

ID=72432430

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117571A TWI718952B (zh) 2019-05-30 2020-05-27 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材

Country Status (4)

Country Link
JP (1) JP6756875B1 (zh)
KR (1) KR102350155B1 (zh)
CN (1) CN112018168A (zh)
TW (1) TWI718952B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023155091A1 (zh) * 2022-02-17 2023-08-24 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200943552A (en) * 2007-12-25 2009-10-16 Idemitsu Kosan Co Oxide semiconductor field effect transistor and method for manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
CN101897031B (zh) * 2007-12-13 2013-04-17 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
WO2009081862A1 (ja) * 2007-12-26 2009-07-02 Konica Minolta Holdings, Inc. 金属酸化物半導体およびその製造方法、半導体素子、薄膜トランジスタ
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
TWI535037B (zh) * 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010118407A (ja) 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
JP6029816B2 (ja) * 2010-09-28 2016-11-24 積水化学工業株式会社 金属酸化物半導体薄膜の製造方法
US9224820B2 (en) 2012-05-31 2015-12-29 Samsung Corning Advanced Glass, Llc Oxide semiconductor sputtering target, method of manufacturing thin-film transistors using the same, and thin film transistor manufactured using the same
CN107484435A (zh) * 2015-03-27 2017-12-15 株式会社半导体能源研究所 晶体管及电子设备

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200943552A (en) * 2007-12-25 2009-10-16 Idemitsu Kosan Co Oxide semiconductor field effect transistor and method for manufacturing the same

Also Published As

Publication number Publication date
KR102350155B1 (ko) 2022-01-11
TW202043511A (zh) 2020-12-01
JP6756875B1 (ja) 2020-09-16
KR20200138001A (ko) 2020-12-09
CN112018168A (zh) 2020-12-01
JP2020194945A (ja) 2020-12-03

Similar Documents

Publication Publication Date Title
TWI501403B (zh) A thin film transistor structure, and a thin film transistor and a display device having the same
US10566457B2 (en) Thin film transistor and display device
US10256091B2 (en) Oxide for semiconductor layer of thin-film transistor, semiconductor layer of thin-film transistor having said oxide, and thin-film transistor
JP6659205B2 (ja) 薄膜トランジスタの製造方法および表示装置の製造方法
WO2013168748A1 (ja) 薄膜トランジスタおよび表示装置
US9076721B2 (en) Oxynitride channel layer, transistor including the same and method of manufacturing the same
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
JP7080842B2 (ja) 薄膜トランジスタ
TWI718952B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶材
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
JP2016225505A (ja) 薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲット
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
TW202030347A (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶
TWI834014B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶
WO2019107043A1 (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
TW202124741A (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶