TW202030347A - 氧化物半導體薄膜、薄膜電晶體及濺鍍靶 - Google Patents

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Abstract

本發明提供一種可獲得應力耐受性優異的薄膜電晶體的氧化物半導體薄膜。氧化物半導體薄膜具有第一氧化物半導體層與第二氧化物半導體層，第一氧化物半導體層及第二氧化物半導體層分別包含作為金屬元素的In、Ga、Zn及Sn、以及O，於第一氧化物半導體層中，滿足0.05≦In/（In+Ga+Zn+Sn）≦0.25、0.20≦Ga/（In+Ga+Zn+Sn）≦0.60、0.20≦Zn/（In+Ga+Zn+Sn）≦0.60、0.05≦Sn/（In+Ga+Zn+Sn）≦0.15，於第二氧化物半導體層中，滿足0.20≦In/（In+Ga+Zn+Sn）≦0.60、0.05≦Ga/（In+Ga+Zn+Sn）≦0.25、0.15≦Zn/（In+Ga+Zn+Sn）≦0.60、0.01≦Sn/（In+Ga+Zn+Sn）≦0.20。

Description

氧化物半導體薄膜、薄膜電晶體及濺鍍靶
本發明是有關於一種氧化物半導體薄膜及包括包含該氧化物半導體薄膜的氧化物半導體層的薄膜電晶體（Thin Film Transistor，TFT）。更詳細而言，本發明是有關於一種適宜地用於液晶顯示器或有機電致發光（electroluminescence，EL）顯示器等顯示裝置的薄膜電晶體及薄膜電晶體中所含的氧化物半導體薄膜。另外，本發明亦是有關於一種用以形成包含該氧化物半導體薄膜的氧化物半導體層的濺鍍靶（sputtering target）。
非晶（amorphous）（非晶質）氧化物半導體與通用的非晶矽（a-Si）相比具有高載子（carrier）濃度，從而期待應用於要求大型/高解析度/高速驅動的下一代顯示器中。另外，非晶氧化物半導體的光學能帶隙（band gap）大，可於低溫下成膜，因此可於耐熱性低的樹脂基板上成膜，從而亦期待應用於輕且透明的顯示器中。
作為如上所述的非晶氧化物半導體，例如如專利文獻1所示，已知有包含銦（In）、鎵（Ga）、鋅（Zn）及氧（O）的In-Ga-Zn系非晶氧化物半導體（以下有時簡稱為「IGZO」）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-219538號公報
[發明所欲解決之課題] 然而，包括包含IGZO的氧化物半導體層的薄膜電晶體的場效應遷移率（載子遷移率）雖高於通用的非晶矽，但為10 cm2 /Vs左右，為了應對顯示裝置的大畫面化、高精細化或高速驅動化，尋求具有更高的場效應遷移率的材料。
另外，對於使用了包含IGZO的氧化物半導體層的薄膜電晶體而言，要求相對於光照射或電壓施加等應力的耐受性（應力耐受性）優異。即，要求相對於光照射或電壓施加等應力而薄膜電晶體的臨限值變化量小。例如，當對閘極電極持續施加電壓時、或於半導體層中持續照射會引起吸收的藍色範圍的光時，於薄膜電晶體的閘極絕緣膜與半導體層界面處捕獲電荷（charge），因半導體層內部的電荷的變化，臨限值電壓可向負側大幅變化（偏移（shift））。其結果，指出了薄膜電晶體的開關特性發生變化的情況。
進而，當進行液晶面板驅動時、或對閘極電極施加負偏壓（bias）而使畫素點燈時等，自液晶單元漏出的光照射至TFT，但該光會對薄膜電晶體帶來應力而成為圖像不均或特性劣化的原因。當於實際中使用薄膜電晶體時，若因光照射或電壓施加所形成的應力而開關特性發生變化，則導致顯示裝置自身的可靠性降低。
另外，於有機EL顯示器中，來自發光層的漏光亦同樣照射至半導體層，產生臨限值電壓等的值發生偏差等問題。
此種臨限值電壓的偏移會導致具備薄膜電晶體的液晶顯示器或有機EL顯示器等顯示裝置自身的可靠性降低，因此強烈期望提高應力耐受性（即，應力施加前後的變化量少）。
且說，包含如上所述的氧化物半導體層的薄膜電晶體的結構大致分為不具有蝕刻終止層的背後通道蝕刻（Back Channel Etch，BCE）型、以及具有蝕刻終止層的蝕刻終止（蝕刻終止層（Etch Stopper Layer，ESL））型這兩種。其中，就薄膜電晶體的生產步驟的簡化的觀點而言，推薦不具有蝕刻終止層的BCE型結構。
另外，作為薄膜電晶體的閘極電極或源極/汲極電極等的電極材料，為了使顯示裝置進一步高性能化，開始尋求電阻更低的材料。為滿足此種要求，開始使用Cu電極或Cu合金電極來代替先前所使用的Al合金電極，當形成該些的配線時，使用過氧化氫系等蝕刻液。
然而，若於BCE型結構的薄膜電晶體中使用Cu電極或Cu合金電極，則氧化物半導體暴露於對源極/汲極電極進行濕式蝕刻加工時所使用的過氧化氫系等蝕刻液中，因此有氧化物半導體層受損而薄膜電晶體特性降低之虞。
本發明是鑒於所述課題而成，其目的在於提供一種可獲得應力耐受性優異的薄膜電晶體的氧化物半導體薄膜。 另外，本發明的目的在於提供一種包括包含所述氧化物半導體薄膜的氧化物半導體層且可維持高場效應遷移率的薄膜電晶體、以及用以形成所述氧化物半導體層的濺鍍靶。 [解決課題之手段]
本發明者等人反覆進行了努力研究，結果發現：藉由採用包含作為金屬元素的In、Ga、Zn及Sn、以及O的氧化物半導體，並對該些金屬元素的組成進行適當控制，可解決所述課題，從而完成了本發明。另外，發現：藉由將該氧化物半導體薄膜用於薄膜電晶體中，可解決所述課題，從而完成了本發明。
即，本發明的所述目的可藉由與氧化物半導體薄膜相關的下述[1]的構成來達成。 [1] 一種氧化物半導體薄膜，其具有第一氧化物半導體層與第二氧化物半導體層， 所述第一氧化物半導體層及所述第二氧化物半導體層分別包含作為金屬元素的In、Ga、Zn及Sn、以及O， 所述第一氧化物半導體層中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15， 所述第二氧化物半導體層中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.20≦In/（In+Ga+Zn+Sn）≦0.60 0.05≦Ga/（In+Ga+Zn+Sn）≦0.25 0.15≦Zn/（In+Ga+Zn+Sn）≦0.60 0.01≦Sn/（In+Ga+Zn+Sn）≦0.20。
另外，與氧化物半導體薄膜相關的本發明的較佳實施形態是有關於以下的[2]。 [2] 如所述[1]所記載的氧化物半導體薄膜，其中於所述第一氧化物半導體層中，In相對於In及Sn的合計的原子數比滿足 0.30≦In/（In+Sn）≦0.75。
另外，本發明的所述目的可藉由與薄膜電晶體相關的下述[3]的構成來達成。 [3] 一種薄膜電晶體，其特徵在於：於基板上依序具有閘極電極、閘極絕緣膜、包含如所述[1]或[2]所記載的氧化物半導體薄膜的氧化物半導體層、源極/汲極電極及保護膜。
另外，與薄膜電晶體相關的本發明的較佳實施形態是有關於以下的[4]。 [4] 如所述[3]所記載的薄膜電晶體，其特徵在於：所述源極/汲極電極包含Cu或Cu合金。
另外，本發明的所述目的可藉由與濺鍍靶相關的下述[5]的構成來達成。 [5] 一種濺鍍靶，其用以形成如所述[3]或[4]所記載的薄膜電晶體中的所述第一氧化物半導體層，且 所述濺鍍靶包含作為金屬元素的In、Ga、Zn及Sn、以及O， 各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15。 [發明的效果]
根據本發明，可提供一種能夠獲得應力耐受性優異的薄膜電晶體的氧化物半導體薄膜。 另外，根據本發明，可提供一種包括包含所述氧化物半導體薄膜的氧化物半導體層且能夠維持高場效應遷移率的薄膜電晶體、以及用以形成所述氧化物半導體層的濺鍍靶。
以下，對本發明的實施形態（本實施形態）的氧化物半導體薄膜及薄膜電晶體進行說明。
本實施形態的氧化物半導體薄膜具有第一氧化物半導體層與第二氧化物半導體層，第一氧化物半導體層及第二氧化物半導體層分別包含作為金屬元素的In、Ga、Zn及Sn、以及O， 第一氧化物半導體層中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15。
另外，本實施形態的薄膜電晶體於基板上依序具有閘極電極、閘極絕緣膜、包含所述氧化物半導體薄膜的氧化物半導體層、源極/汲極電極及保護膜。
再者，於本實施形態中，有時將由In、Ga、Zn、Sn及O構成的氧化物稱為IZGTO。另外，有時將In、Ga、Zn及Sn相對於除O以外的所有金屬元素（In、Ga、Zn及Sn）的合計的含量（原子數比）分別稱為In原子數比、Ga原子數比、Zn原子數比及Sn原子數比。
＜氧化物半導體薄膜中的第一氧化物半導體層＞ [0.05≦In/（In+Ga+Zn+Sn）≦0.25] In為有助於提高電傳導性的元素。In原子數比越大，即In於所有金屬元素中所佔的量越多，則氧化物半導體薄膜的導電性越提高，因此於將本實施形態的氧化物半導體薄膜設為薄膜電晶體的氧化物半導體層（通道層）的情況下，薄膜電晶體的場效應遷移率增加。
為了有效地發揮所述作用，需要將In原子數比設為0.05以上。所述In原子數比較佳為0.08以上。但是，若In原子數比過大，則存在載子密度過度增加而臨限值電壓降低等問題，因此將In原子數比設為0.25以下。所述In原子數比較佳為0.20以下，更佳為0.15以下，進而佳為0.10以下。
[0.20≦Ga/（In+Ga+Zn+Sn）≦0.60] Ga為有助於減少氧空缺及控制載子密度的元素。Ga原子數比越大，即Ga於所有金屬元素中所佔的量越多，則氧化物半導體薄膜的電性穩定性越提高，於將本實施形態的氧化物半導體薄膜設為薄膜電晶體的氧化物半導體層（通道層）的情況下，發揮抑制薄膜電晶體的載子的過量產生的效果。另外，Ga亦為阻礙藉由過氧化氫系的Cu蝕刻液進行的蝕刻的元素。因此，Ga原子數比越大，相對於作為源極/汲極電極的Cu電極的蝕刻加工中所使用的過氧化氫系蝕刻液而選擇比越大，越不易受損。
為了有效地發揮所述作用，需要將Ga原子數比設為0.20以上。所述Ga原子數比較佳為0.25以上。但是，若Ga原子數比過大，則氧化物半導體薄膜的導電性降低，從而場效應遷移率容易降低。另外，用以形成氧化物半導體層的濺鍍靶材的導電性降低，且難以穩定地持續進行直流放電。因此，Ga原子數比設為0.60以下。所述Ga原子數比較佳為0.45以下，更佳為0.35以下，進而佳為0.30以下。
[0.20≦Zn/（In+Ga+Zn+Sn）≦0.60] Zn相對於薄膜電晶體特性並不如其他金屬元素般敏感，但Zn原子數比越大，即Zn於所有金屬元素中所佔的量越多，則越容易非晶化，因此當製造具有包含本實施形態的氧化物半導體薄膜的第一氧化物半導體層的薄膜電晶體時，容易被有機酸或無機酸的蝕刻液蝕刻。
為了有效地發揮所述作用，需要將Zn原子數比設為0.20以上。所述Zn原子數比較佳為0.30以上，更佳為0.40以上，進而佳為0.50以上。但是，若Zn原子數比過大，則氧化物半導體薄膜相對於源極/汲極電極用蝕刻液的溶解性變高，結果存在如下情況：耐濕式蝕刻性容易變差，或者因In相對減少而場效應遷移率降低，或者因Ga相對減少而氧化物半導體薄膜的電性穩定性容易降低。因此，Zn原子數比設為0.60以下。所述Zn原子數比較佳為0.55以下。
[0.05≦Sn/（In+Ga+Zn+Sn）≦0.15] Sn為阻礙藉由酸系的藥液進行的蝕刻的元素。因此，Sn原子數比越大，即Sn於所有金屬元素中所佔的量越多，則包含本實施形態的氧化物半導體薄膜的第一氧化物半導體層的藉由圖案化中所使用的有機酸或無機酸的蝕刻液進行的蝕刻加工越困難。然而，添加有Sn的氧化物半導體藉由氫擴散而表現出載子密度的增加，從而場效應遷移率增加，另外，若Sn添加量適度，則薄膜電晶體相對於光應力的可靠性提高。
為了有效地發揮所述作用，Sn原子數比需設為0.05以上。所述Sn原子數比較佳為0.07以上。另一方面，若Sn原子數比過大，則氧化物半導體薄膜相對於有機酸或無機酸的蝕刻液的耐受性昇高至必要程度以上，氧化物半導體薄膜自身的加工變得困難。另外，有因受到氫擴散的強烈影響而相對於光應力的可靠性降低之虞。因此，Sn原子數比設為0.15以下。所述Sn原子數比較佳為0.10以下。
進而，所述氧化物半導體薄膜較佳為In相對於In及Sn的合計的原子數比為 0.30≦In/（In+Sn）≦0.75。
若所述In及Sn的添加量的關係中的In/（In+Sn）未滿0.30，則載子密度降低而導電率降低，並且容易使薄膜電晶體的場效應遷移率降低。另一方面，若所述In及Sn的添加量的關係中的In/（In+Sn）超過0.75，則相對於應力的可靠性降低。
再者，所述In及Sn的添加量的關係中的In/（In+Sn）更佳為0.40以上。另外，In/（In+Sn）更佳為0.67以下，進而佳為0.60以下。
進而，所述氧化物半導體薄膜較佳為Ga相對於Ga及Sn的合計的原子數比為 0.75≦Ga/（Ga+Sn）≦0.99。
於將本實施形態的氧化物半導體薄膜設為薄膜電晶體的氧化物半導體層的情況下，若增加氧化物半導體薄膜中的Ga含量，則載子密度降低而導電率降低，並且容易使薄膜電晶體的場效應遷移率降低。但是，另一方面，相對於過氧化氫系蝕刻液的耐濕式蝕刻性提高。另外，若增加Sn的添加量，則來自保護膜的氫擴散的影響變得顯著，有因氫擴散而載子密度或導電率增加的傾向。
另外，於為了應對作為增加Ga添加量的弊端的場效應遷移率的降低、或濺鍍靶材的導電性的降低而欲增加In添加量的情況下，有引起薄膜電晶體相對於光應力的可靠性的降低、或臨限值電壓偏移至負電壓側等問題之虞。
相對於此，於代替In而增加Sn添加量的情況下，場效應遷移率的降低得到抑制，濺鍍靶材的導電性得到改善。另外，於增加Sn添加量的情況下，亦有臨限值電壓於0 V附近穩定的傾向。因此，認為於增加Ga添加量的情況下，有效的是增加Sn的添加量來代替增加In的添加量。
但是，Sn的添加量具有適度的添加範圍，若超過該添加範圍，則薄膜電晶體的光應力耐受性的劣化可變得顯著。因此，藉由以滿足所述Ga及Sn的添加量的關係的方式平衡性良好地添加Ga，可獲得可靠性高的氧化物半導體。
再者，所述Ga及Sn的添加量的關係中的Ga/（Ga+Sn）更佳為0.80以上，進而佳為0.85以上。另外，Ga/（Ga+Sn）更佳為0.95以下，進而佳為0.90以下。
另外，第一氧化物半導體層的厚度並無特別限定，但若為10 nm以上，則源極/汲極電極的蝕刻加工時的選擇性優異，因此較佳，更佳為15 nm以上。另外，就維持高場效應遷移率的方面而言，例如較佳為40 nm以下。
＜薄膜電晶體＞ 接著，對本實施形態的薄膜電晶體進一步詳細說明。 以下，一邊參照圖式一邊對本發明的薄膜電晶體的實施形態進一步詳細說明。但是，該些僅示出較佳實施形態的例子，本發明並不限定於該些實施形態。
如圖1所示，於基板1上形成有閘極電極2及閘極絕緣膜3，且於其上形成有（第一）氧化物半導體層4。於（第一）氧化物半導體層4上形成有源極/汲極電極5，且於其上形成有保護膜（絕緣膜）6，透明導電膜8經由接觸孔（contact hole）7而與源極/汲極電極5電性連接。再者，（第一）氧化物半導體層4包含所述氧化物半導體薄膜，因此（第一）氧化物半導體層4中的金屬元素的原子數比如所述本實施形態的氧化物半導體薄膜中所說明般。
於基板1上形成閘極電極2及閘極絕緣膜3的方法並無特別限定，可採用通常所使用的方法。另外，形成閘極電極2及閘極絕緣膜3的金屬的種類亦無特別限定，可使用通用的金屬。例如，於閘極電極2的形成中，可較佳地使用電阻率低的Al、Cu等金屬，或耐熱性高的Mo、Cr、Ti等高熔點金屬，或該些的合金。
再者，閘極電極2可為包含多層的積層型。另外，於閘極絕緣膜3的形成中，可代表性地使用SiOx 、SiNx 等。此外，亦可使用Al2 O3 或Y2 O3 等氧化物，或將該些積層而成者。 另外，作為閘極絕緣膜3，例如可設為連續形成有SiOx 膜與SiNx 膜的積層型的閘極絕緣膜。SiNx 膜與SiOx 膜相比成膜速率快、介電常數亦高，因此若為此種積層型的閘極絕緣膜，則可使總膜厚薄。
繼而，形成具有所述組成的（第一）氧化物半導體層4。（第一）氧化物半導體層4例如可藉由直流（Direct Current，DC）濺鍍法或射頻（Radio Frequency，RF）濺鍍法而成膜，所述DC濺鍍法或RF濺鍍法中使用了與欲形成的（第一）氧化物半導體層4相同組成的濺鍍靶。或者，亦可藉由使用了多種濺鍍靶的共濺鍍（co-sputter）法來成膜。
於藉由草酸等有機酸或無機酸對（第一）氧化物半導體層4進行濕式蝕刻後進行圖案化。為了改善（第一）氧化物半導體層4的膜質，較佳為於圖案化後立即進行熱處理（預退火（pre-anneal））。藉此，作為電晶體特性的接通電流及場效應遷移率上昇，從而使得薄膜電晶體性能提高。作為預退火條件，例如可列舉溫度：約250℃～400℃、時間：約10分鐘～1小時等。
於預退火後形成源極/汲極電極5。於本實施形態中，如圖1所示，源極/汲極電極5除通道區域以外與（第一）氧化物半導體層4直接接合。 再者，源極/汲極電極5的種類並無特別限定，可使用通用的源極/汲極電極。例如，可與閘極電極2同樣地使用Al、Mo、Cu、Ti等金屬或合金。該些中，因於電阻率低的方面有利而較佳為使用Cu或Cu合金。
作為源極/汲極電極5的形成方法，例如可於藉由磁控濺鍍（magnetron sputtering）法而形成金屬薄膜後，藉由光微影（photolithography）進行圖案化，並藉由過氧化氫系或磷酸硝酸乙酸系的蝕刻液進行濕式蝕刻，藉此形成電極。
接著，於（第一）氧化物半導體層4上藉由化學氣相沈積（Chemical Vapor Deposition，CVD）法等而形成保護膜（絕緣膜）6。再者，（第一）氧化物半導體層4的表面因CVD所造成的電漿損傷（plasma damage）而容易導通化（推測其原因在於：氧化物半導體表面所生成的氧空缺成為電子施體），因此亦可於保護膜6的成膜前進行N2 O電漿照射。N2 O電漿的照射條件只要採用下述文獻中記載的條件即可。 J.帕克（J.Park）等，應用物理快報（Appl.Phys.Lett.），93,053505（2008）
此處，於本實施形態中，保護膜6包含SiOx 。該SiOx 的形成是於氧化性的環境下進行，因此有包含Cu或Cu合金的源極/汲極電極5發生氧化之虞。因此，亦可於源極/汲極電極5中使用耐氧化性高的Cu合金，或者對源極/汲極電極5積層由高熔點金屬形成的頂蓋層（cap layer）（例如Mo或Mo合金膜等）來防止氧化，或者於成膜SiOx 前薄薄地形成樹脂層或SiNx 。另外，為了防止來自外部的吸濕等的影響，亦可於包含SiOx 的保護膜6上進一步重疊樹脂層或SiNx 膜。
接著，藉由通常所使用的方法來形成接觸孔7，進而，形成氧化銦錫膜（ITO膜）等，藉此形成經由接觸孔7而與源極/汲極電極5電性連接的透明導電膜8。透明導電膜8的種類並無特別限定，可使用通常所使用的透明導電膜。
接著，關於本發明的薄膜電晶體的較佳實施形態，參照圖2進行說明。如圖2所示，於本實施形態的薄膜電晶體中，於基板1上依序積層有閘極電極2、閘極絕緣膜3、第二氧化物半導體層（通道形成層）4B、第一氧化物半導體層（背後通道層）4A、源極/汲極電極5、保護膜6，且透明導電膜8經由接觸孔7而與源極/汲極電極5電性連接。再者，本實施形態的薄膜電晶體中的第一氧化物半導體層4A與圖1所示的實施形態的薄膜電晶體中的氧化物半導體層4相同，且使用具有所述組成的氧化物半導體層。
再者，於第二氧化物半導體層4B中，與第一氧化物半導體層4A同樣地使用了IGZTO，但金屬元素比可與第一氧化物半導體層4A中所使用的IGZTO不同。更具體而言，當將第一氧化物半導體層4A中的In、Ga相對於In、Ga、Zn及Sn的合計的原子數比分別設為[In1]、[Ga1]，將第二氧化物半導體層4B中的In、Ga相對於In、Ga、Zn及Sn的合計的原子數比分別設為[In2]、[Ga2]時，較佳為滿足 [In1]≦[In2]、 [Ga1]≧[Ga2]。
此處，如上所述，直接暴露於源極/汲極電極加工用蝕刻液中的第一氧化物半導體層4A的耐濕式蝕刻性優異，從而源極/汲極電極加工時的對氧化物半導體層表面的損傷少，因此容易獲得良好的薄膜電晶體特性。另外，該第一氧化物半導體層4A相對於光應力的可靠性亦高。
另一方面，滿足所述關係的第二氧化物半導體層4B可獲得高場效應遷移率，且藉由將該第二氧化物半導體層4B形成於第一氧化物半導體層4A之下，可將作為氧化物半導體層全體的場效應遷移率維持得高，同時具有優異的耐濕式蝕刻性。
再者，就作為氧化物半導體層全體而實現更高的場效應遷移率的方面而言，較佳為第二氧化物半導體層4B中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.20≦In/（In+Ga+Zn+Sn）≦0.60 0.05≦Ga/（In+Ga+Zn+Sn）≦0.25 0.15≦Zn/（In+Ga+Zn+Sn）≦0.60 0.01≦Sn/（In+Ga+Zn+Sn）≦0.20。
另外，第一氧化物半導體層4A與第二氧化物半導體層4B雖各金屬元素的比率不同，但於含有作為構成各層的金屬元素的In、Ga、Zn及Sn的方面相同。一般而言，若將氧化物半導體層設為積層結構，則由於金屬的種類或含量的不同，當形成配線圖案時，可產生第一層與第二層中側蝕（side etching）量不同等無法圖案化為所期望的形狀等問題。但是，本實施形態中，即便氧化物半導體層為積層結構，亦可將第一氧化物半導體層4A與第二氧化物半導體層4B的蝕刻速率設為同等程度。結果，相對於氧化物加工用濕式蝕刻液而可溶，從而可一體地對所述積層結構進行蝕刻。
另外，藉由將第一氧化物半導體層4A與第二氧化物半導體層4B設為相同的組成體系，積層界面中的組成的雜亂變少，防止各金屬元素的深度分佈的急劇變化，因此亦可防止於製造步驟中經受熱歷程時的膜的剝落或偏析、異常粒成長等。
＜濺鍍靶＞ 本實施形態亦是有關於一種用以形成所述薄膜電晶體中的第一氧化物半導體層4A的濺鍍靶。作為濺鍍靶，較佳為使用包含所述元素且與所期望的氧化物半導體層為相同組成的濺鍍靶，藉此，組成差異少，可形成所期望的成分組成的氧化物半導體層。
具體而言，本實施形態的濺鍍靶包含作為金屬元素的In、Ga、Zn及Sn、以及O， 各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15。
再者，本實施形態的濺鍍靶中的In、Ga、Zn及Sn的較佳的數值範圍及其限定理由與所述氧化物半導體薄膜中所說明者相同。 [實施例]
以下，列舉實施例及比較例對本發明進一步具體說明，但本發明並不限定於該些實施例。
[實施例1～實施例4] 藉由下述程序來製作具有第一氧化物半導體層4A與第二氧化物半導體層4B的薄膜電晶體。 如圖2所示，首先，於玻璃基板1（康寧（Corning）公司製造的伊戈爾（Eagle）XG，直徑100 nm×厚度0.7 mm）上形成作為閘極電極2的Mo薄膜（膜厚100 nm），並藉由光微影來圖案化為閘極電極2的形狀。繼而，形成作為閘極絕緣膜3的SiOx 膜（膜厚250 nm）。所述閘極電極2是使用Mo濺鍍靶並藉由濺鍍法而成膜。另外，閘極絕緣膜3是使用電漿CVD法進行成膜。以下示出閘極電極2及閘極絕緣膜3的成膜條件。
（閘極電極的成膜條件） 成膜溫度：室溫 成膜功率：300 W 載氣：Ar 氣體壓力：2 mTorr （閘極絕緣膜的成膜條件） 載氣：SiH4 與N2 O的混合氣體 成膜功率：300 W 成膜溫度：320℃
接著，於閘極絕緣膜3上形成In：Ga：Zn：Sn=4：1：4：1組成的氧化物半導體層作為第二氧化物半導體層4B（膜厚40 nm）。然後，於4B上形成下述表1中記載的各種組成的氧化物半導體層作為第一氧化物半導體層4A（膜厚40 nm）。所述第一氧化物半導體層4A及第二氧化物半導體層4B均是使用濺鍍法進行成膜。濺鍍中所使用的裝置為愛發科（ULVAC）（股）製造的「CS-200」，用以形成第一氧化物半導體層4A及第二氧化物半導體層4B的濺鍍條件如下所述。
（用以形成第一氧化物半導體層及第二氧化物半導體層的濺鍍條件） 基板溫度：室溫 氣體壓力：1 mTorr 氧氣分壓：100×O2 /（Ar+O2 ）=4%
以所述方式形成包含IGZTO的氧化物半導體層4A及氧化物半導體層4B後，藉由光微影及濕式蝕刻進行圖案化。作為濕式蝕刻液，使用作為包含草酸的蝕刻液的關東化學公司製造的「ITO-07N」，並將液溫設為室溫。
如上所述，於對第一氧化物半導體層4A及第二氧化物半導體層4B進行圖案化後，為了提高第一氧化物半導體層4A及第二氧化物半導體層4B的膜質而實施預退火處理。預退火處理是於大氣環境下且於400℃下進行1小時。
接著，形成源極/汲極電極5。具體而言，連續地形成膜厚35 nm的MoNb膜、膜厚300 nm的Cu膜，並藉由光微影及利用過氧化氫系的藥液的濕式蝕刻進行圖案化，形成積層結構的源極/汲極電極5。於圖案化時，使用過氧化氫水（H2 O2 ）無機系蝕刻液。藉由源極/汲極電極5的圖案化，將TFT的通道長度設為10 μm，將通道寬度設為200 μm。
以所述方式形成源極/汲極電極5後，藉由使用薩姆肯（SAMCO）製造的「PD-220NL」的電漿CVD法而以膜厚200 nm形成SiOx 膜，進而以膜厚150 nm形成SiN膜，藉此形成包含SiOx 膜及SiN膜的保護膜6。以下示出SiOx 膜及SiN膜的成膜條件。
（SiOx 膜的成膜條件） 載氣：SiH4 及N2 O的混合氣體 成膜功率：100 W 成膜溫度：230℃ （SiN膜的成膜條件） 載氣：NH3 、N2 及N2 O的混合氣體 成膜功率：100 W 成膜溫度：150℃
進而，針對保護膜6，於大氣中且於300℃下實施1小時的退火處理，使用旋塗機將光硬化樹脂以600 nm的膜厚成膜於保護膜6上，然後藉由光微影來形成通孔圖案，並藉由反應離子蝕刻（Reactive Ion Etching，RIE）電漿蝕刻裝置於保護膜6中形成接觸孔7。 最後，於氮氣環境下且於250℃下實施30分鐘的後退火（post-anneal）處理。藉由以上程序來製造薄膜電晶體。
[比較例1] 除使用不含Sn且組成為In：Ga：Zn=1：2：1的氧化物半導體薄膜作為氧化物半導體層4A（膜厚40 nm）以外，與實施例同樣地製造比較例1的薄膜電晶體。 [比較例2] 除使用不含Sn且組成為In：Ga：Zn=1：3：3的氧化物半導體薄膜作為氧化物半導體層4A（膜厚40 nm）以外，與實施例同樣地製造比較例2的薄膜電晶體。 [比較例3] 除不形成氧化物半導體層4A，即僅形成所述第二氧化物半導體層4B以外，與實施例同樣地製造比較例3的薄膜電晶體。
關於以所述方式獲得的各薄膜電晶體，於以下的條件下對薄膜電晶體特性及應力耐受性進行評價。
[電晶體特性的測定] 電晶體特性（汲極電流-閘極電壓特性，Id -Vg 特性）的測定中使用安捷倫科技（Agilent Technologies）公司製造的「HP4156C」的半導體參數分析儀（semiconductor parameter analyzer）。
詳細的測定條件如下所述。 源極電壓：0 V 汲極電壓：10 V 閘極電壓：-30 V～30 V（測定間隔：0.25 V） 基板溫度：室溫
＜場效應遷移率＞ 場效應遷移率（μFE ）是根據TFT特性而於Vg >Vd -Vth 的飽和區域中導出。飽和區域中，將Vg 設為閘極電壓，將Vd 設為汲極電壓，將Id 設為汲極電流，將L、W分別設為TFT元件的通道長度、通道寬度，將Ci 設為閘極絕緣膜的靜電容量，將μFE 設為場效應遷移率。μFE 是根據以下的式而導出。
[數式1]
Figure 02_image001
本實施例中，根據滿足線形區域的閘極電壓附近的汲極電流-閘極電壓特性（Id -Vg 特性）的傾斜率來導出場效應遷移率μFE 。本實施例及比較例中，將場效應遷移率為20.0 cm2 /Vs以上者判斷為高場效應遷移率。
＜臨限值電壓＞ 所謂臨限值電壓（Vth ），是電晶體自斷開狀態（汲極電流低的狀態）移行至接通狀態（汲極電流高的狀態）時的閘極電壓的值。本實施例中，將薄膜電晶體的汲極電流成為10-9 A時的閘極電壓定義為臨限值電壓，並測定各薄膜電晶體的臨限值電壓（V）。
＜S值（次臨限擺動）＞ S值是使汲極電流上昇1位所需的閘極電壓的變化量的最小值，且可通過測定S值來評價TFT的開關斷開的尺度。本實施例中，將S值為0.5（V/decade）以下者判斷為良好的特性。
[應力耐受性] 本實施例中，進行2小時的對閘極電極持續施加正偏壓的應力施加試驗，將應力施加試驗前後的臨限值電壓（Vth ）的變動值（臨限值電壓偏移量：ΔVth ）設為TFT特性中的應力耐受性的指標。
應力施加試驗的條件如下所述。 閘極電壓：+20 V 源極/汲極電壓：0.1 V 基板溫度：60℃ 應力施加時間：2小時
本實施例及比較例中，將應力施加試驗前後的臨限值電壓（Vth ）的偏移量（ΔVth ）為3.0 V以下者判斷為應力耐受性優異。
將實施例1～實施例4的第一氧化物半導體層的組成示於下述表1中，將實施例1～實施例4及比較例1～比較例3的評價結果示於下述表2中。
[表1]
  第一氧化物半導體層的組成（ICP）： 各元素相對於所有金屬元素的合計的原子數比
In Ga Zn Sn
實施例1 0.218 0.432 0.271 0.079
實施例2 0.101 0.306 0.542 0.051
實施例3 0.086 0.270 0.544 0.100
實施例4 0.125 0.419 0.377 0.078
[表2]
  電晶體特性 應力耐受性
場效應遷移率μFE （cm2 /Vs） 臨限值電壓Vth （V） S值 （V/decade） 臨限值電壓的偏移量ΔVth （V）
實施例1 23.5 2.75 0.19 1.5
實施例2 20.2 0 0.41 2
實施例3 27.8 -0.5 0.27 0.75
實施例4 21.5 2.5 0.19 2.25
比較例1 16.2 4 0.18 3.5
比較例2 20.5 3.5 1.18 2.5
比較例3 24.2 2.75 0.92 1.5
如表1及表2所示，各實施例的薄膜電晶體中所使用的氧化物半導體層中的各金屬元素的組成為本發明中規定的範圍內，其結果，場效應遷移率滿足為20.0 cm2 /Vs以上，S值為0.5（V/decade）以下且應力施加試驗前後的臨限值電壓（Vth ）的偏移量（ΔVth ）滿足為3.0 V以下，從而實現了高場效應遷移率、小的S值及優異的應力耐受性的併存。
比較例1及比較例2中，In、Ga及Zn的原子數比為本發明的範圍內，但由於不含Sn，因此應力耐受性或S值的評價結果差。 比較例3為未形成氧化物半導體層4A而僅形成第二氧化物半導體層4B者，雖然場效應遷移率優異，但第二氧化物半導體暴露於蝕刻液中，因此第二氧化物半導體層受損而S值成為高值。
以上，一邊參照圖式一邊對各種實施形態進行了說明，但本發明當然不限定於所述例子。對本領域技術人員而言明確的是，於申請專利範圍記載的範圍內，可想到各種變更例或修正例，應了解該些當然亦屬於本發明的技術範圍。另外，於不脫離發明的主旨的範圍內，可對所述實施形態的各構成要素進行任意組合。
再者，本申請案基於2019年2月13日提出申請的日本專利申請（日本專利特願2019-023463），將其內容作為參照而引用至本申請案中。
1:基板 2:閘極電極 3:閘極絕緣膜 4:氧化物半導體層 4A:第一氧化物半導體層 4B:第二氧化物半導體層 5:源極/汲極電極 6:保護膜 7:接觸孔 8:透明導電膜
圖1為本發明的一實施形態的薄膜電晶體的概略剖面圖。 圖2為本發明的另一實施形態的薄膜電晶體的概略剖面圖。

Claims (6)

  1. 一種氧化物半導體薄膜，其具有第一氧化物半導體層與第二氧化物半導體層， 所述第一氧化物半導體層及所述第二氧化物半導體層分別包含作為金屬元素的In、Ga、Zn及Sn，以及O， 所述第一氧化物半導體層中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15， 所述第二氧化物半導體層中的各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.20≦In/（In+Ga+Zn+Sn）≦0.60 0.05≦Ga/（In+Ga+Zn+Sn）≦0.25 0.15≦Zn/（In+Ga+Zn+Sn）≦0.60 0.01≦Sn/（In+Ga+Zn+Sn）≦0.20。
  2. 如請求項1所述的氧化物半導體薄膜，其中於所述第一氧化物半導體層中，In相對於In及Sn的合計的原子數比滿足 0.30≦In/（In+Sn）≦0.75。
  3. 一種薄膜電晶體，其於基板上依序具有閘極電極、閘極絕緣膜、包含如請求項1或請求項2所述的氧化物半導體薄膜的氧化物半導體層、源極/汲極電極及保護膜。
  4. 如請求項3所述的薄膜電晶體，其中所述源極/汲極電極包含Cu或Cu合金。
  5. 一種濺鍍靶，其用以形成如請求項3所述的薄膜電晶體中的所述第一氧化物半導體層，且 所述濺鍍靶包含作為金屬元素的In、Ga、Zn及Sn，以及O， 各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15。
  6. 一種濺鍍靶，其用以形成如請求項4所述的薄膜電晶體中的所述第一氧化物半導體層，且 所述濺鍍靶包含作為金屬元素的In、Ga、Zn及Sn，以及O， 各金屬元素相對於所述In、Ga、Zn及Sn的合計的原子數比滿足 0.05≦In/（In+Ga+Zn+Sn）≦0.25 0.20≦Ga/（In+Ga+Zn+Sn）≦0.60 0.20≦Zn/（In+Ga+Zn+Sn）≦0.60 0.05≦Sn/（In+Ga+Zn+Sn）≦0.15。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7384777B2 (ja) * 2019-12-16 2023-11-21 株式会社神戸製鋼所 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
TWI789748B (zh) * 2021-04-26 2023-01-11 友達光電股份有限公司 電子裝置及其製造方法

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* Cited by examiner, † Cited by third party
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KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5522889B2 (ja) * 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
JP5666567B2 (ja) * 2010-04-23 2015-02-12 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
CN104335353B (zh) * 2012-06-06 2017-04-05 株式会社神户制钢所 薄膜晶体管
JP5802343B2 (ja) * 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
JP2016054171A (ja) * 2014-09-02 2016-04-14 株式会社神戸製鋼所 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット
CN108987482B (zh) * 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置

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