KR20210107123A - 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 - Google Patents

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 Download PDF

Info

Publication number
KR20210107123A
KR20210107123A KR1020217024791A KR20217024791A KR20210107123A KR 20210107123 A KR20210107123 A KR 20210107123A KR 1020217024791 A KR1020217024791 A KR 1020217024791A KR 20217024791 A KR20217024791 A KR 20217024791A KR 20210107123 A KR20210107123 A KR 20210107123A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
thin film
semiconductor layer
ratio
film transistor
Prior art date
Application number
KR1020217024791A
Other languages
English (en)
Other versions
KR102590698B1 (ko
Inventor
유미 데라마에
고헤이 니시야마
모토타카 오치
히로시 고토
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20210107123A publication Critical patent/KR20210107123A/ko
Application granted granted Critical
Publication of KR102590698B1 publication Critical patent/KR102590698B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공한다. 산화물 반도체 박막은, 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고, 제 1 및 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고, 제 1 산화물 반도체층에 있어서, 0.05≤In/(In+Ga+Zn+Sn)≤0.25, 0.20≤Ga/(In+Ga+Zn+Sn)≤0.60, 0.20≤Zn/(In+Ga+Zn+Sn)≤0.60, 0.05≤Sn/(In+Ga+Zn+Sn)≤0.15를 만족하고, 제 2 산화물 반도체층에 있어서, 0.20≤In/(In+Ga+Zn+Sn)≤0.60, 0.05≤Ga/(In+Ga+Zn+Sn)≤0.25, 0.15≤Zn/(In+Ga+Zn+Sn)≤0.60, 0.01≤Sn/(In+Ga+Zn+Sn)≤0.20을 만족한다.

Description

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟
본 발명은, 산화물 반도체 박막, 및 당해 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하는 박막 트랜지스터(TFT; Thin Film Transistor)에 관한 것이다. 보다 상세하게는, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 이용되는 박막 트랜지스터 및 이것에 포함되는 산화물 반도체 박막에 관한 것이다. 또한, 본 발명은 당해 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 형성하기 위한 스퍼터링 타겟에도 관한 것이다.
어모퍼스(비정질) 산화물 반도체는, 범용의 어모퍼스 실리콘(a-Si)에 비해 높은 캐리어 농도를 가져, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이에의 적용이 기대되고 있다. 또한, 어모퍼스 산화물 반도체는 광학 밴드 갭이 커서, 저온에서 성막할 수 있기 때문에, 내열성이 낮은 수지 기판 상에 성막할 수 있어, 가볍고 투명한 디스플레이에의 응용도 기대되고 있다.
상기와 같은 어모퍼스 산화물 반도체로서는, 예를 들면 특허문헌 1에 나타내는 바와 같이, 인듐(In), 갈륨(Ga), 아연(Zn), 및 산소(O)로 이루어지는 In-Ga-Zn계 어모퍼스 산화물 반도체(이하, 간단히 「IGZO」라고 칭하는 경우가 있다.)가 알려져 있다.
일본 특허공개 2010-219538호 공보
그러나, IGZO로 이루어지는 산화물 반도체층을 포함하는 박막 트랜지스터의 전계 효과 이동도(캐리어 이동도)는 범용의 어모퍼스 실리콘에 비해 높기는 하지만, 10cm2/Vs 정도이고, 표시 장치의 대화면화, 고정세화나 고속 구동화에 대응하기 위해서는, 더한층의 높은 전계 효과 이동도를 가지는 재료가 요구되고 있다.
또한, IGZO로 이루어지는 산화물 반도체층을 이용한 박막 트랜지스터에서는, 광조사나 전압 인가 등의 스트레스에 대한 내성(스트레스 내성)이 우수할 것이 요구된다. 즉, 광조사나 전압 인가 등의 스트레스에 대해, 박막 트랜지스터의 역치 변화량이 작을 것이 요구된다. 예를 들면, 게이트 전극에 전압을 계속 인가했을 때나, 반도체층에서 흡수가 일어나는 청색대의 광을 계속 조사했을 때, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에서 차지(charge)가 트랩되어, 반도체층 내부의 전하의 변화로부터, 역치 전압이 음측으로 대폭으로 변화(시프트)할 수 있다. 그 결과, 박막 트랜지스터의 스위칭 특성이 변화하는 것이 지적되고 있다.
또, 액정 패널 구동 시나, 게이트 전극에 음바이어스를 걸어 화소를 점등시킬 때 등에 액정 셀로부터 누출된 광이 TFT에 조사되는데, 이 광이 박막 트랜지스터에 스트레스를 주어 화상 불균일이나 특성 열화의 원인이 된다. 실제로 박막 트랜지스터를 사용할 때, 광조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화하면, 표시 장치 자체의 신뢰성 저하를 초래한다.
또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누출광이 반도체층에 조사되어, 역치 전압 등의 값이 불규칙해진다는 문제가 생긴다.
이와 같은 역치 전압의 시프트는, 박막 트랜지스터를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하기 때문에, 스트레스 내성의 향상(즉, 스트레스 인가 전후의 변화량이 적은 것)이 강하게 절망되고 있다.
그런데, 상기와 같은 산화물 반도체층을 포함하는 박막 트랜지스터의 구조로서는, 에치 스토퍼층을 갖지 않는 백 채널 에치(BCE; Back Channel Etch)형과, 에치 스토퍼층을 갖는 에치 스토퍼(ESL; Etch Stopper Layer)형의 2종류로 대별된다. 이 중, 박막 트랜지스터의 생산 공정의 간략화의 관점에서는, 에치 스토퍼층을 갖지 않는 BCE형 구조가 추천된다.
또한, 박막 트랜지스터의 게이트 전극이나 소스·드레인 전극 등의 전극 재료로서는, 표시 장치를 보다 고성능화하기 위해서, 보다 저저항인 재료가 요구되도록 되고 있다. 그와 같은 요구를 만족하도록, 종래 이용되고 있던 Al 합금 전극 대신에, Cu 전극이나 Cu 합금 전극이 이용되도록 되고 있고, 이들 배선을 형성함에 있어서는, 과산화수소계 등의 에칭액이 이용된다.
그러나, BCE형 구조의 박막 트랜지스터에 Cu 전극이나 Cu 합금 전극을 이용하면, 소스·드레인 전극을 웨트 에칭 가공할 때에 이용하는 과산화수소계 등의 에칭액에 산화물 반도체가 노출되기 때문에, 산화물 반도체층이 대미지를 받아 박막 트랜지스터 특성이 저하될 우려가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공하는 것에 있다.
또한, 본 발명의 목적은, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하고, 높은 전계 효과 이동도를 유지할 수 있는 박막 트랜지스터, 및 상기 산화물 반도체층을 형성하기 위한 스퍼터링 타겟을 제공하는 것에 있다.
본 발명자들은, 예의 연구를 거듭한 결과, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하는 산화물 반도체를 채용하고, 이들 금속 원소의 조성을 적절히 제어하는 것에 의해 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성하기에 이르렀다. 또한, 이 산화물 반도체 박막을 박막 트랜지스터에 이용하는 것에 의해, 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 상기 목적은, 산화물 반도체 박막에 관련한 하기 [1]의 구성에 의해 달성된다.
[1] 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고,
상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,
상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하는 산화물 반도체 박막.
또한, 산화물 반도체 박막에 관련한 본 발명의 바람직한 실시형태는, 이하의 [2]에 관한 것이다.
[2] 상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤0.75
를 만족하는 상기 [1]에 기재된 산화물 반도체 박막.
또한, 본 발명의 상기 목적은, 박막 트랜지스터에 관련한 하기 [3]의 구성에 의해 달성된다.
[3] 기판 상에 게이트 전극, 게이트 절연막, 상기 [1] 또는 [2]에 기재된 산화물 반도체 박막으로 이루어지는 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 것을 특징으로 하는 박막 트랜지스터.
또한, 박막 트랜지스터에 관련한 본 발명의 바람직한 실시형태는, 이하의 [4]에 관한 것이다.
[4] 상기 소스·드레인 전극이 Cu 또는 Cu 합금으로 이루어지는 것을 특징으로 하는 상기 [3]에 기재된 박막 트랜지스터.
또한, 본 발명의 상기 목적은, 스퍼터링 타겟에 관련한 하기 [5]의 구성에 의해 달성된다.
[5] 상기 [3] 또는 [4]에 기재된 박막 트랜지스터에 있어서의 상기 제 1 산화물 반도체층을 형성하기 위한 스퍼터링 타겟으로서,
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 스퍼터링 타겟.
본 발명에 의하면, 스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공할 수 있다.
또한, 본 발명에 의하면, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하고, 높은 전계 효과 이동도를 유지할 수 있는 박막 트랜지스터, 및 상기 산화물 반도체층을 형성하기 위한 스퍼터링 타겟을 제공할 수 있다.
도 1은, 본 발명의 일 실시형태에 따른 박막 트랜지스터의 개략 단면도이다.
도 2는, 본 발명의 다른 일 실시형태에 따른 박막 트랜지스터의 개략 단면도이다.
이하, 본 발명의 실시형태(본 실시형태)에 따른 산화물 반도체 박막 및 박막 트랜지스터에 대하여 설명한다.
본 실시형태의 산화물 반도체 박막은, 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
제 1 산화물 반도체층에 있어서의, 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족한다.
또한, 본 실시형태의 박막 트랜지스터는, 기판 상에 게이트 전극, 게이트 절연막, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는다.
한편, 본 실시형태에 있어서, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 IZGTO라고 칭하는 경우가 있다. 또한, O를 제외한 전체 금속 원소(In, Ga, Zn 및 Sn)의 합계에 대한 In, Ga, Zn 및 Sn의 함유량(원자수 비)을, 각각, In 원자수 비, Ga 원자수 비, Zn 원자수 비 및 Sn 원자수 비라고 부르는 경우가 있다.
<산화물 반도체 박막에 있어서의 제 1 산화물 반도체층>
〔0.05≤In/(In+Ga+Zn+Sn)≤0.25〕
In은, 전기 전도성의 향상에 기여하는 원소이다. In 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 In량이 많아질수록 산화물 반도체 박막의 도전성이 향상되기 때문에, 본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층(채널층)으로 한 경우에, 박막 트랜지스터의 전계 효과 이동도는 증가한다.
상기 작용을 유효하게 발휘시키기 위해서는, In 원자수 비를 0.05 이상으로 할 필요가 있다. 상기 In 원자수 비는, 바람직하게는 0.08 이상이다. 단, In 원자수 비가 지나치게 크면, 캐리어 밀도가 지나치게 증가하고 역치 전압이 저하되는 등의 문제가 있기 때문에, In 원자수 비를 0.25 이하로 한다. 상기 In 원자수 비는, 바람직하게는 0.20 이하, 보다 바람직하게는 0.15 이하, 더 바람직하게는 0.10 이하이다.
〔0.20≤Ga/(In+Ga+Zn+Sn)≤0.60〕
Ga는, 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다. Ga 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Ga량이 많아질수록, 산화물 반도체 박막의 전기적 안정성이 향상되고, 본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층(채널층)으로 한 경우에, 박막 트랜지스터의 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 또한, Ga는 과산화수소계의 Cu 에칭액에 의한 에칭을 저해하는 원소이기도 하다. 따라서, Ga 원자수 비가 커질수록, 소스·드레인 전극으로서의 Cu 전극의 에칭 가공에 이용되는 과산화수소계 에칭액에 대해서 선택비가 커져, 대미지를 받기 어려워진다.
상기 작용을 유효하게 발휘시키기 위해서는, Ga 원자수 비를 0.20 이상으로 할 필요가 있다. 상기 Ga 원자수 비는, 바람직하게는 0.25 이상이다. 단, Ga 원자수 비가 지나치게 크면, 산화물 반도체 박막의 도전성이 저하되어 전계 효과 이동도가 저하되기 쉬워진다. 또한, 산화물 반도체층을 형성하기 위한 스퍼터링 타겟재의 도전성이 저하되어, 직류 방전을 안정되게 지속하는 것이 곤란해진다. 그 때문에, Ga 원자수 비는, 0.60 이하로 한다. 상기 Ga 원자수 비는, 바람직하게는 0.45 이하, 보다 바람직하게는 0.35 이하, 더 바람직하게는 0.30 이하이다.
〔0.20≤Zn/(In+Ga+Zn+Sn)≤0.60〕
Zn은, 다른 금속 원소만큼 박막 트랜지스터 특성에 대해서 민감하지는 않지만, Zn 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Zn량이 많아질수록, 어모퍼스화하기 쉬워지기 때문에, 본 실시형태의 산화물 반도체 박막으로 이루어지는 제 1 산화물 반도체층을 갖는 박막 트랜지스터를 제조할 때에, 유기산이나 무기산의 에칭액에 의해 에칭되기 쉬워진다.
상기 작용을 유효하게 발휘시키기 위해서는, Zn 원자수 비를 0.20 이상으로 할 필요가 있다. 상기 Zn 원자수 비는, 바람직하게는 0.30 이상, 보다 바람직하게는 0.40 이상, 더 바람직하게는 0.50 이상이다. 단, Zn 원자수 비가 지나치게 크면, 소스·드레인 전극용 에칭액에 대한 산화물 반도체 박막의 용해성이 높아지는 결과, 웨트 에칭 내성이 뒤떨어지기 쉬워지거나, In이 상대적으로 감소하기 때문에 전계 효과 이동도가 저하되거나, Ga가 상대적으로 감소하기 때문에 산화물 반도체 박막의 전기적 안정성이 저하되기 쉬워지는 경우가 있다. 따라서, Zn 원자수 비는 0.60 이하로 한다. 상기 Zn 원자수 비는, 바람직하게는 0.55 이하이다.
〔0.05≤Sn/(In+Ga+Zn+Sn)≤0.15〕
Sn은, 산계의 약액에 의한 에칭을 저해하는 원소이다. 이 때문에, Sn 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Sn량이 많아질수록, 본 실시형태의 산화물 반도체 박막으로 이루어지는 제 1 산화물 반도체층의 패터닝에 이용하는 유기산이나 무기산의 에칭액에 의한 에칭 가공은 곤란해진다. 그러나, Sn이 첨가된 산화물 반도체는 수소 확산에 의해 캐리어 밀도의 증가가 보여, 전계 효과 이동도가 증가하고, 또한, Sn 첨가량이 적당하면 박막 트랜지스터의 광 스트레스에 대한 신뢰성이 향상된다.
상기 작용을 유효하게 발휘시키기 위해서는, Sn 원자수 비는 0.05 이상으로 할 필요가 있다. 상기 Sn 원자수 비는, 바람직하게는 0.07 이상이다. 한편, Sn 원자수 비가 지나치게 크면, 산화물 반도체 박막의 유기산이나 무기산의 에칭액에 대한 내성이 필요 이상으로 높아져, 산화물 반도체 박막 자체의 가공이 곤란해진다. 또한, 수소 확산의 영향을 강하게 받음으로써 광 스트레스에 대한 신뢰성이 저하될 우려가 있다. 따라서 Sn 원자수 비는 0.15 이하로 한다. 상기 Sn 원자수 비는, 바람직하게는 0.10 이하이다.
또, 상기 산화물 반도체 박막은, In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤0.75
인 것이 바람직하다.
상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)이 0.30 미만이면, 캐리어 밀도가 저하되고 도전율이 저하됨과 함께, 박막 트랜지스터의 전계 효과 이동도를 저하시키기 쉬워진다. 한편, 상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)이 0.75 초과이면, 스트레스에 대한 신뢰성이 저하된다.
한편, 상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)은, 0.40 이상인 것이 보다 바람직하다. 또한, In/(In+Sn)은 0.67 이하인 것이 보다 바람직하고, 0.60 이하인 것이 더 바람직하다.
또, 상기 산화물 반도체 박막은, Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,
0.75≤Ga/(Ga+Sn)≤0.99
인 것이 바람직하다.
본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층으로 한 경우에, 산화물 반도체 박막 중의 Ga 함유량을 늘리면 캐리어 밀도가 저하되고 도전율이 저하됨과 함께, 박막 트랜지스터의 전계 효과 이동도를 저하시키기 쉬워진다. 그러나, 그 한편으로 과산화수소계 에칭액에 대한 웨트 에칭 내성은 향상된다. 또한, Sn은 첨가량을 늘리면 보호막으로부터의 수소 확산의 영향이 현저해지고, 수소 확산에 의해 캐리어 밀도나 도전율이 증가하는 경향이 있다.
또한, Ga 첨가량을 증가시키는 것의 폐해인 전계 효과 이동도의 저하나, 스퍼터링 타겟재의 도전성의 저하의 대책을 위해서, In 첨가량을 증가시키려고 한 경우, 박막 트랜지스터의 광 스트레스에 대한 신뢰성의 저하나, 역치 전압이 음전압측으로 시프트하는 등의 문제를 야기할 우려가 있다.
이에 대해, In 대신에 Sn 첨가량을 늘린 경우, 전계 효과 이동도의 저하가 억제되어, 스퍼터링 타겟재의 도전성은 개선된다. 또한 Sn 첨가량을 증가시킨 경우는, 역치 전압이 0V 부근에서 안정되는 경향도 있다. 이 때문에, Ga 첨가량을 증가시키는 경우, In의 첨가량을 증가시키는 대신에 Sn의 첨가량을 늘리는 것이 유효하다고 생각된다.
단, Sn의 첨가량에는 적당한 첨가 범위가 있고, 그것을 초과하면 박막 트랜지스터의 광 스트레스 내성의 열화가 현저해질 수 있다. 그래서, 상기의 Ga 및 Sn의 첨가량의 관계를 만족시키도록 Ga를 균형 있게 첨가시키는 것에 의해, 신뢰성이 높은 산화물 반도체를 얻을 수 있다.
한편, 상기의 Ga 및 Sn의 첨가량의 관계에 있어서의 Ga/(Ga+Sn)은 0.80 이상인 것이 보다 바람직하고, 0.85 이상인 것이 더 바람직하다. 또한, Ga/(Ga+Sn)은 0.95 이하인 것이 보다 바람직하고, 0.90 이하인 것이 더 바람직하다.
또한, 제 1 산화물 반도체층의 두께는 특별히 한정되는 것은 아니지만, 10nm 이상이면 소스·드레인 전극의 에칭 가공 시의 선택성이 우수하기 때문에 바람직하고, 보다 바람직하게는 15nm 이상이다. 또한, 높은 전계 효과 이동도를 유지하는 점에서는, 예를 들면 40nm 이하인 것이 바람직하다.
<박막 트랜지스터>
다음으로, 본 실시형태의 박막 트랜지스터에 대하여 더 상세하게 설명한다.
이하, 도면을 참조하면서, 본 발명의 박막 트랜지스터의 실시형태에 대하여 더 상세하게 설명한다. 단, 이들은 바람직한 실시형태의 예를 나타내는 것에 지나지 않고, 본 발명은 이들 실시형태로 한정되는 것은 아니다.
도 1에 나타내는 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 (제 1) 산화물 반도체층(4)이 형성되어 있다. (제 1) 산화물 반도체층(4) 상에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트홀(7)을 통해서 투명 도전막(8)이 소스·드레인 전극(5)에 전기적으로 접속되어 있다. 한편, (제 1) 산화물 반도체층(4)은 상기 산화물 반도체 박막으로 이루어지는 것이기 때문에, (제 1) 산화물 반도체층(4)에 있어서의 금속 원소의 원자수 비는, 전술한 본 실시형태의 산화물 반도체 박막에서 설명한 대로이다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 금속의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)의 형성에는, 전기 저항률이 낮은 Al, Cu 등의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 이용할 수 있다.
한편, 게이트 전극(2)은 복수의 층으로 이루어지는 적층형이어도 된다. 또한, 게이트 절연막(3)의 형성에는, SiOx, SiNx 등이 대표적으로 이용된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것도 이용할 수도 있다.
또한, 게이트 절연막(3)으로서는, 예를 들면, SiOx막과 SiNx막을 연속 성막한 적층형의 게이트 절연막으로 해도 된다. SiNx막은 SiOx막에 비해 성막 레이트가 빠르고, 유전율도 높으므로, 이와 같은 적층형의 게이트 절연막이면 총 막두께를 얇게 할 수 있다.
계속해서, 전술한 조성을 갖는 (제 1) 산화물 반도체층(4)을 형성한다. (제 1) 산화물 반도체층(4)은, 예를 들면, 형성시키는 (제 1) 산화물 반도체층(4)과 동일 조성의 스퍼터링 타겟을 이용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막 할 수 있다. 혹은, 복수의 종류의 스퍼터링 타겟을 이용한 코스퍼터링법에 의해 성막해도 된다.
(제 1) 산화물 반도체층(4)을 옥살산 등의 유기산이나 무기산에 의해 웨트 에칭한 후, 패터닝을 행한다. 패터닝의 직후에, (제 1) 산화물 반도체층(4)의 막질 개선을 위해서 열처리(프리어닐링)를 행하는 것이 바람직하다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 박막 트랜지스터 성능이 향상되게 된다. 프리어닐링 조건으로서는, 예를 들면, 온도: 약 250∼400℃, 시간: 약 10분∼1시간 등을 들 수 있다.
프리어닐링 후, 소스·드레인 전극(5)을 형성한다. 본 실시형태에 있어서는, 도 1에 나타내는 바와 같이, 소스·드레인 전극(5)은, 채널 영역 이외는 (제 1) 산화물 반도체층(4)과 직접 접합하고 있다.
한편, 소스·드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)과 마찬가지로 Al, Mo, Cu, Ti 등의 금속 또는 합금을 이용해도 된다. 이들 중에서도, 전기 저항률이 낮은 점에서 유리하기 때문에 Cu 또는 Cu 합금을 이용하는 것이 바람직하다.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들면 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 과산화수소계나 인초아세트산계의 에칭액에 의해 웨트 에칭을 행하는 것에 의해 전극을 형성할 수 있다.
다음으로, (제 1) 산화물 반도체층(4) 상에 보호막(절연막)(6)을 CVD(Chemical Vapor Deposition)법 등에 의해 성막한다. 한편, (제 1) 산화물 반도체층(4)의 표면은, CVD에 의한 플라즈마 대미지에 의해 용이하게 도통화되어 버리기(산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라고 추측된다) 때문에, 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용하면 된다.
J. Park 등, Appl. Phys. Lett., 93, 053505(2008)
여기에서, 본 실시형태에 있어서는, 보호막(6)은 SiOx를 포함한다. 이 SiOx의 형성은 산화성의 분위기에서 행하기 때문에, Cu 또는 Cu 합금으로 이루어지는 소스·드레인 전극(5)이 산화될 우려가 있다. 이 때문에, 소스·드레인 전극(5)에는 내산화성이 높은 Cu 합금을 이용하거나, 소스·드레인 전극(5)에 대해 고융점 금속에 의한 캡층(예를 들면, Mo 또는 Mo 합금막 등)을 적층하여 산화를 막거나, SiOx를 성막하기 전에 수지층이나 SiNx를 얇게 형성해도 된다. 또한, 외부로부터의 흡습 등의 영향을 막기 위해, SiOx로 이루어지는 보호막(6) 상에 추가로 수지층이나 SiNx막을 겹쳐도 된다.
다음으로, 통상 이용되는 방법에 의해 콘택트홀(7)을 형성하고, 추가로 산화 인듐 주석막(ITO막) 등을 성막하는 것에 의해, 콘택트홀(7)을 통해서 소스·드레인 전극(5)에 전기적으로 접속되는 투명 도전막(8)을 형성한다. 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.
다음으로, 본 발명에 따른 박막 트랜지스터의 바람직한 실시형태에 대하여, 도 2를 참조하면서 설명한다. 도 2에 나타내는 바와 같이 본 실시형태의 박막 트랜지스터에 있어서는, 기판(1) 상에 게이트 전극(2), 게이트 절연막(3), 제 2 산화물 반도체층(채널 형성층)(4B), 제 1 산화물 반도체층(백 채널층)(4A), 소스·드레인 전극(5), 보호막(6)이 이 순서로 적층되고, 콘택트홀(7)을 통해서 투명 도전막(8)이 소스·드레인 전극(5)에 전기적으로 접속되어 있다. 한편, 본 실시형태의 박막 트랜지스터에 있어서의 제 1 산화물 반도체층(4A)은, 도 1에 나타나는 실시형태의 박막 트랜지스터에 있어서의 산화물 반도체층(4)과 마찬가지이고, 전술한 조성을 갖는 산화물 반도체층이 이용된다.
한편, 제 2 산화물 반도체층(4B)에는, 제 1 산화물 반도체층(4A)과 동일하게 IGZTO가 이용되고 있지만, 제 1 산화물 반도체층(4A)에서 이용된 IGZTO와는 금속 원소비가 상이해도 된다. 보다 구체적으로는, 제 1 산화물 반도체층(4A)에 있어서의 In, Ga, Zn 및 Sn의 합계에 대한 In, Ga의 원자수 비를 각각 [In1], [Ga1]로 하고, 제 2 산화물 반도체층(4B)에 있어서의 In, Ga, Zn 및 Sn의 합계에 대한 In, Ga의 원자수 비를 각각 [In2], [Ga2]로 했을 때,
[In1]≤[In2],
[Ga1]≥[Ga2]
를 만족하는 것이 바람직하다.
여기에서, 소스·드레인 전극 가공용 에칭액에 직접 노출되는 제 1 산화물 반도체층(4A)은, 전술한 대로 웨트 에칭 내성이 우수하여, 소스·드레인 전극 가공 시의 산화물 반도체층 표면에의 대미지가 적기 때문에, 양호한 박막 트랜지스터 특성이 얻어지기 쉽다. 또한, 당해 제 1 산화물 반도체층(4A)은, 광 스트레스에 대한 신뢰성도 높은 것이다.
한편, 상기의 관계를 만족하는 제 2 산화물 반도체층(4B)은, 높은 전계 효과 이동도가 얻어지는 것이고, 이 제 2 산화물 반도체층(4B)을 제 1 산화물 반도체층(4A) 아래에 형성함으로써, 산화물 반도체층 전체로서의 전계 효과 이동도를 높게 유지하면서, 우수한 웨트 에칭 내성을 갖는 것이 가능해진다.
한편, 제 2 산화물 반도체층(4B)에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하는 것이, 산화물 반도체층 전체로서, 보다 높은 전계 효과 이동도를 실현함에 있어서 바람직하다.
또한, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)은, 각 금속 원소의 비율이 상이하지만, 각 층을 구성하는 금속 원소로서 In, Ga, Zn 및 Sn을 함유하는 점에서 공통되어 있다. 일반적으로, 산화물 반도체층을 적층 구조로 하면, 금속의 종류나 함유량의 상위에 기인하여 배선 패턴을 형성할 때에, 제1층과 제2층에서 사이드 에칭량이 상이한 등 원하는 형상으로 패터닝할 수 없게 되는 등의 문제가 생길 수 있다. 그러나, 본 실시형태에서는, 산화물 반도체층이 적층 구조여도, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)의 에칭 레이트를 동등 정도로 할 수 있다. 그 결과, 산화물 가공용 웨트 에칭액에 대해서 가용(可溶)으로, 상기 적층 구조를 일괄로 에칭하는 것이 가능해진다.
또한, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)을 동일한 조성계로 하는 것에 의해, 적층 계면에서의 조성의 흐트러짐이 적어져, 각 금속 원소의 깊이 분포의 급격한 변화가 방지되기 때문에, 제조 공정 중에 열이력을 받았을 때의 막의 벗겨짐이나 편석, 이상 입성장 등을 방지할 수도 있다.
<스퍼터링 타겟>
본 실시형태는, 상기 박막 트랜지스터에 있어서의 제 1 산화물 반도체층(4A)을 형성하기 위한 스퍼터링 타겟에도 관한 것이다. 스퍼터링 타겟으로서는, 전술한 원소를 포함하고, 원하는 산화물 반도체층과 동일 조성의 스퍼터링 타겟을 이용하는 것이 바람직하고, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 산화물 반도체층을 형성할 수 있다.
구체적으로는, 본 실시형태의 스퍼터링 타겟은, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 것이다.
한편, 본 실시형태의 스퍼터링 타겟에 있어서의, In, Ga, Zn 및 Sn의 바람직한 수치 범위, 및 그 한정 이유는, 상기의 산화물 반도체 박막에서 설명한 것과 마찬가지이다.
실시예
이하에, 실시예 및 비교예를 들어 본 발명을 더 구체적으로 설명하지만, 본 발명은 이들 실시예로 한정되는 것은 아니다.
[실시예 1∼4]
제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)을 갖는 박막 트랜지스터를 하기 수순에 의해 제작했다.
도 2에 나타내는 바와 같이, 우선, 유리 기판(1)(코닝사제 이글 XG, 직경 100nm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막(막두께 100nm)을 성막하고, 포토리소그래피에 의해 게이트 전극(2)의 형상으로 패터닝을 행했다. 계속해서 게이트 절연막(3)으로서 SiOx막(막두께 250nm)을 성막했다. 상기 게이트 전극(2)은, Mo 스퍼터링 타겟을 사용하여, 스퍼터링법에 의해 성막했다. 또한, 게이트 절연막(3)은, 플라즈마 CVD법을 이용하여 성막했다. 게이트 전극(2) 및 게이트 절연막(3)의 성막 조건을 이하에 나타낸다.
(게이트 전극의 성막 조건)
성막 온도: 실온
성막 파워: 300W
캐리어 가스: Ar
가스압: 2mTorr
(게이트 절연막의 성막 조건)
캐리어 가스: SiH4와 N2O의 혼합 가스
성막 파워: 300W
성막 온도: 320℃
다음으로, 제 2 산화물 반도체층(4B)(막두께 40nm)으로서, In:Ga:Zn:Sn=4:1:4:1 조성의 산화물 반도체층을 게이트 절연막(3) 상에 성막했다. 그 후, 제 1 산화물 반도체층(4A)(막두께 40nm)으로서, 하기 표 1에 기재된 여러 가지 조성의 산화물 반도체층을 4B 상에 성막했다. 상기 제 1 및 제 2 산화물 반도체층(4A, 4B)은, 모두 스퍼터링법을 이용하여 성막했다. 스퍼터링에 사용한 장치는, (주)알박사제 「CS-200」이고, 제 1 및 제 2 산화물 반도체층(4A, 4B)을 성막하기 위한 스퍼터링 조건은 하기와 같다.
(제 1 및 제 2 산화물 반도체층을 성막하기 위한 스퍼터링 조건)
기판 온도: 실온
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4%
상기와 같이 해서 IGZTO로 이루어지는 산화물 반도체층(4A 및 4B)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서는, 옥살산을 포함하는 에칭액인 간토 화학사제 「ITO-07N」을 사용하고, 액온을 실온으로 했다.
상기와 같이, 제 1 및 제 2 산화물 반도체층(4A, 4B)을 패터닝한 후, 제 1 및 제 2 산화물 반도체층(4A, 4B)의 막질을 향상시키기 위해, 프리어닐링 처리를 실시했다. 프리어닐링 처리는, 대기 분위기하에서 400℃에서 1시간으로 했다.
다음으로 소스·드레인 전극(5)을 형성했다. 구체적으로는, 막두께 35nm의 MoNb막, 막두께 300nm의 Cu막을 연속해서 성막하고, 포토리소그래피 및 과산화수소계의 약액에 의한 웨트 에칭에 의해 패터닝하여, 적층 구조의 소스·드레인 전극(5)을 형성했다. 패터닝에는 과산화수소수(H2O2) 무기계 에칭액을 이용했다. 소스·드레인 전극(5)의 패터닝에 의해, TFT의 채널 길이를 10μm, 채널 폭을 200μm로 했다.
이와 같이 해서 소스·드레인 전극(5)을 형성한 후, 섬코제 「PD-220NL」을 이용한 플라즈마 CVD법에 의해, SiOx막을 막두께 200nm로 형성하고, 추가로 SiN막을 막두께 150nm로 성막하는 것에 의해, SiOx막 및 SiN막으로 이루어지는 보호막(6)을 형성했다. SiOx막 및 SiN막의 성막 조건을 이하에 나타낸다.
(SiOx막의 성막 조건)
캐리어 가스: SiH4 및 N2O의 혼합 가스
성막 파워: 100W
성막 온도: 230℃
(SiN막의 성막 조건)
캐리어 가스: NH3, N2 및 N2O의 혼합 가스
성막 파워: 100W
성막 온도: 150℃
추가로, 보호막(6)에 대해서 대기 중에 있어서 300℃에서 1시간의 어닐링 처리를 실시하고, 보호막(6) 상에 스핀 코터를 이용하여, 광경화 수지를 600nm의 막두께로 성막한 후, 포토리소그래피에 의해 스루홀 패턴을 형성하고, RIE 플라즈마 에칭 장치로 보호막(6)에 콘택트홀(7)을 형성했다.
마지막으로, 질소 분위기하에서 250℃에서 30분간의 포스트어닐링 처리를 실시했다. 이상의 수순에 의해, 박막 트랜지스터를 제조했다.
[비교예 1]
산화물 반도체층(4A)(막두께 40nm)으로서, Sn을 함유하지 않고, 조성이 In:Ga:Zn=1:2:1인 산화물 반도체 박막을 이용한 것 이외에는 실시예와 마찬가지로 해서, 비교예 1의 박막 트랜지스터를 제조했다.
[비교예 2]
산화물 반도체층(4A)(막두께 40nm)으로서, Sn을 함유하지 않고, 조성이 In:Ga:Zn=1:3:3인 산화물 반도체 박막을 이용한 것 이외에는 실시예와 마찬가지로 해서, 비교예 2의 박막 트랜지스터를 제조했다.
[비교예 3]
산화물 반도체층(4A)을 형성하지 않는, 즉, 상기 제 2 산화물 반도체층(4B)만을 형성한 것 이외에는 실시예와 마찬가지로 해서, 비교예 3의 박막 트랜지스터를 제조했다.
이와 같이 해서 얻어진 각 박막 트랜지스터에 대하여, 이하의 조건에서 박막 트랜지스터 특성 및 스트레스 내성을 평가했다.
[트랜지스터 특성의 측정]
트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은, Agilent Technologies사제 「HP4156C」의 반도체 파라미터 애널라이저를 사용했다.
상세한 측정 조건은 이하와 같다.
소스 전압: 0V
드레인 전압: 10V
게이트 전압: -30∼30V(측정 간격: 0.25V)
기판 온도: 실온
<전계 효과 이동도>
전계 효과 이동도(μFE)는, TFT 특성으로부터, Vg>Vd-Vth인 포화 영역에서 도출했다. 포화 영역에서는, Vg를 게이트 전압, Vd를 드레인 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 했다. μFE는 이하의 식으로부터 도출된다.
Figure pct00001
본 실시예에서는, 선형 영역을 채우는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도 μFE를 도출했다. 본 실시예 및 비교예에서는, 전계 효과 이동도가 20.0cm2/Vs 이상인 것을 높은 전계 효과 이동도라고 판단했다.
<역치 전압>
역치 전압(Vth)이란, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 박막 트랜지스터의 드레인 전류가 10-9A가 될 때의 게이트 전압을 역치 전압이라고 정의하고, 각 박막 트랜지스터의 역치 전압(V)을 측정했다.
<S값(서브스레시홀드 스윙)>
S값은, 드레인 전류를 1자리수 상승시키는 데 필요한 게이트 전압의 변화량의 최소치이고, S값을 측정하는 것에 의해, TFT의 스위칭의 전환의 척도를 평가할 수 있다. 본 실시예에서는, S값이 0.5(V/decade) 이하인 것을 양호한 특성이라고 판단했다.
[스트레스 내성]
본 실시예에서는, 게이트 전극에 양바이어스를 계속 거는 스트레스 인가 시험을 2시간 행하고, 스트레스 인가 시험 전후의 역치 전압(Vth)의 변동치(역치 전압 시프트량: ΔVth)를 TFT 특성에 있어서의 스트레스 내성의 지표로 했다.
스트레스 인가 시험의 조건은 이하와 같다.
게이트 전압: +20V
소스·드레인 전압: 0.1V
기판 온도: 60℃
스트레스 인가 시간: 2시간
본 실시예 및 비교예에서는, 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트량(ΔVth)이 3.0V 이하인 것을 스트레스 내성이 우수하다고 판단했다.
실시예 1∼4의 제 1 산화물 반도체층의 조성을 하기 표 1에, 실시예 1∼4 및 비교예 1∼3의 평가 결과를 하기 표 2에 나타낸다.
Figure pct00002
Figure pct00003
표 1 및 2에 나타내는 바와 같이, 각 실시예는, 박막 트랜지스터에 이용되는 산화물 반도체층에 있어서의 각 금속 원소의 조성이 본 발명에 규정된 범위 내이고, 그 결과, 전계 효과 이동도가 20.0cm2/Vs 이상을 만족하고, S값이 0.5(V/decade) 이하이며, 또한 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트량(ΔVth)이 3.0V 이하를 만족하는 것이어서, 높은 전계 효과 이동도, 작은 S값, 및 우수한 스트레스 내성의 양립이 도모되어 있다.
비교예 1 및 2는, In, Ga, 및 Zn의 원자수 비는 본 발명의 범위 내이지만, Sn을 포함하지 않으므로, 스트레스 내성이나 S값의 평가 결과가 나쁜 것이 되었다.
비교예 3은, 산화물 반도체층(4A)을 형성하지 않고, 제 2 산화물 반도체층(4B)만을 형성한 것이고, 전계 효과 이동도는 우수하지만, 에칭액에 제 2 산화물 반도체가 노출되기 때문에, 제 2 산화물 반도체층이 대미지를 받아 S값이 높은 값이 되었다.
이상, 도면을 참조하면서 각종 실시의 형태에 대하여 설명했지만, 본 발명은 이러한 예로 한정되지 않는 것은 말할 필요도 없다. 당업자이면, 특허청구범위에 기재된 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 분명하고, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다. 또한, 발명의 취지를 일탈하지 않는 범위에 있어서, 상기 실시형태에 있어서의 각 구성 요소를 임의로 조합해도 된다.
한편, 본 출원은, 2019년 2월 13일 출원된 일본 특허출원(특원 2019-023463)에 기초하는 것이고, 그 내용은 본 출원 중에 참조로서 원용된다.
1 기판
2 게이트 전극
3 게이트 절연막
4 산화물 반도체층
4A 제 1 산화물 반도체층
4B 제 2 산화물 반도체층
5 소스·드레인 전극
6 보호막
7 컨택트홀
8 투명 도전막

Claims (9)

  1. 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.25
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하고,
    상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.20≤In/(In+Ga+Zn+Sn)≤0.60
    0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
    0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
    을 만족하고,
    상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,
    0.30≤In/(In+Sn)≤(101/152)
    를 만족하는 산화물 반도체 박막.
  2. 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.25
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하고,
    상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.20≤In/(In+Ga+Zn+Sn)≤0.60
    0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
    0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
    을 만족하고,
    상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,
    0.30≤In/(In+Sn)≤0.60
    을 만족하는 산화물 반도체 박막.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.10
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하는 산화물 반도체 박막.
  4. 기판 상에 게이트 전극, 게이트 절연막, 제 1 항 또는 제 2 항에 기재된 산화물 반도체 박막으로 이루어지는 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 소스·드레인 전극이 Cu 또는 Cu 합금으로 이루어지는 박막 트랜지스터.
  6. 제 4 항에 기재된 박막 트랜지스터에 있어서의 상기 제 1 산화물 반도체층을 형성하기 위한 스퍼터링 타겟으로서,
    금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.25
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하고,
    In 및 Sn의 합계에 대한 In의 원자수 비가,
    0.30≤In/(In+Sn)≤(101/152)
    를 만족하는 스퍼터링 타겟.
  7. 제 4 항에 기재된 박막 트랜지스터에 있어서의 상기 제 1 산화물 반도체층을 형성하기 위한 스퍼터링 타겟으로서,
    금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
    상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.25
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하고,
    In 및 Sn의 합계에 대한 In의 원자수 비가,
    0.30≤In/(In+Sn)≤0.60
    을 만족하는 스퍼터링 타겟.
  8. 제 6 항에 있어서,
    상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.10
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하는 스퍼터링 타겟.
  9. 제 7 항에 있어서,
    상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
    0.05≤In/(In+Ga+Zn+Sn)≤0.10
    0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
    0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
    0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
    를 만족하는 스퍼터링 타겟.
KR1020217024791A 2019-02-13 2020-01-16 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 KR102590698B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2019-023463 2019-02-13
JP2019023463A JP6753969B2 (ja) 2019-02-13 2019-02-13 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
PCT/JP2020/001331 WO2020166269A1 (ja) 2019-02-13 2020-01-16 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット

Publications (2)

Publication Number Publication Date
KR20210107123A true KR20210107123A (ko) 2021-08-31
KR102590698B1 KR102590698B1 (ko) 2023-10-17

Family

ID=72044939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217024791A KR102590698B1 (ko) 2019-02-13 2020-01-16 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟

Country Status (5)

Country Link
JP (1) JP6753969B2 (ko)
KR (1) KR102590698B1 (ko)
CN (1) CN113348562B (ko)
TW (1) TWI767186B (ko)
WO (1) WO2020166269A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7384777B2 (ja) * 2019-12-16 2023-11-21 株式会社神戸製鋼所 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008243928A (ja) * 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
JP2010219538A (ja) 2004-03-12 2010-09-30 Japan Science & Technology Agency アモルファス酸化物薄膜
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
JP2018207106A (ja) * 2017-05-31 2018-12-27 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5522889B2 (ja) * 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
WO2013183733A1 (ja) * 2012-06-06 2013-12-12 株式会社神戸製鋼所 薄膜トランジスタ
JP5802343B2 (ja) * 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
JP2016054171A (ja) * 2014-09-02 2016-04-14 株式会社神戸製鋼所 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219538A (ja) 2004-03-12 2010-09-30 Japan Science & Technology Agency アモルファス酸化物薄膜
JP2008243928A (ja) * 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
JP2018207106A (ja) * 2017-05-31 2018-12-27 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置

Also Published As

Publication number Publication date
CN113348562B (zh) 2024-04-23
WO2020166269A1 (ja) 2020-08-20
TWI767186B (zh) 2022-06-11
KR102590698B1 (ko) 2023-10-17
JP2020136302A (ja) 2020-08-31
TW202030347A (zh) 2020-08-16
CN113348562A (zh) 2021-09-03
JP6753969B2 (ja) 2020-09-09

Similar Documents

Publication Publication Date Title
JP5977569B2 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR101097322B1 (ko) 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
JP6134230B2 (ja) 薄膜トランジスタおよび表示装置
JP6068232B2 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
US10566457B2 (en) Thin film transistor and display device
WO2013168748A1 (ja) 薄膜トランジスタおよび表示装置
JP6659255B2 (ja) 薄膜トランジスタ
KR102590698B1 (ko) 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟
KR102151557B1 (ko) 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타깃
JP2017069585A (ja) 酸化物半導体層を含む薄膜トランジスタ
JP2013207100A (ja) 薄膜トランジスタ
KR102350155B1 (ko) 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟
TWI834014B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶
WO2015068319A1 (ja) 薄膜トランジスタ及びその製造方法
CN118291930A (en) Sputtering target

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant