JP6753969B2 - 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット - Google Patents

酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット Download PDF

Info

Publication number
JP6753969B2
JP6753969B2 JP2019023463A JP2019023463A JP6753969B2 JP 6753969 B2 JP6753969 B2 JP 6753969B2 JP 2019023463 A JP2019023463 A JP 2019023463A JP 2019023463 A JP2019023463 A JP 2019023463A JP 6753969 B2 JP6753969 B2 JP 6753969B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
thin film
film transistor
ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019023463A
Other languages
English (en)
Other versions
JP2020136302A (ja
Inventor
裕美 寺前
裕美 寺前
功兵 西山
功兵 西山
元隆 越智
元隆 越智
後藤　裕史
裕史 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2019023463A priority Critical patent/JP6753969B2/ja
Priority to PCT/JP2020/001331 priority patent/WO2020166269A1/ja
Priority to CN202080007374.XA priority patent/CN113348562B/zh
Priority to KR1020217024791A priority patent/KR102590698B1/ko
Priority to CN202410397593.3A priority patent/CN118291930A/zh
Priority to TW109103693A priority patent/TWI767186B/zh
Publication of JP2020136302A publication Critical patent/JP2020136302A/ja
Application granted granted Critical
Publication of JP6753969B2 publication Critical patent/JP6753969B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、酸化物半導体薄膜、および当該酸化物半導体薄膜からなる酸化物半導体層を含む薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。より詳しくは、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に好適に用いられる薄膜トランジスタおよびこれに含まれる酸化物半導体薄膜に関する。また、本発明は当該酸化物半導体薄膜からなる酸化物半導体層を形成するためのスパッタリングターゲットにも関する。
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア濃度を有し、大型・高解像度・高速駆動が要求される次世代ディスプレイへの適用が期待されている。また、アモルファス酸化物半導体は光学バンドギャップが大きく、低温で成膜できるため、耐熱性の低い樹脂基板上に成膜することができ、軽くて透明なディスプレイへの応用も期待されている。
上記のようなアモルファス酸化物半導体としては、例えば特許文献１に示すように、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）からなるＩｎ−Ｇａ−Ｚｎ系アモルファス酸化物半導体（以下、単に「ＩＧＺＯ」と称することがある。）が知られている。
特開２０１０−２１９５３８号公報
しかしながら、ＩＧＺＯからなる酸化物半導体層を含む薄膜トランジスタの電界効果移動度（キャリア移動度）は汎用のアモルファスシリコンに比べ高いものの、１０ｃｍ２／Ｖｓ程度であり、表示装置の大画面化、高精細化や高速駆動化に対応するためには、更なる高い電界効果移動度を持つ材料が求められている。
また、ＩＧＺＯからなる酸化物半導体層を用いた薄膜トランジスタでは、光照射や電圧印加などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。すなわち、光照射や電圧印加などのストレスに対し、薄膜トランジスタのしきい値変化量が小さいことが要求される。例えば、ゲート電極に電圧を印加し続けたときや、半導体層で吸収が起こる青色帯の光を照射し続けた際、薄膜トランジスタのゲート絶縁膜と半導体層界面にチャージがトラップされ、半導体層内部の電荷の変化から、しきい値電圧が負側へ大幅に変化（シフト）し得る。その結果、薄膜トランジスタのスイッチング特性が変化することが指摘されている。
さらに、液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光がＴＦＴに照射されるが、この光が薄膜トランジスタにストレスを与えて画像ムラや特性劣化の原因となる。実際に薄膜トランジスタを使用する際、光照射や電圧印加によるストレスによりスイッチング特性が変化すると、表示装置自体の信頼性低下を招く。
また、有機ＥＬディスプレイにおいても同様に、発光層からの漏れ光が半導体層に照射され、しきい値電圧などの値がばらつくという問題が生じる。
このようなしきい値電圧のシフトは、薄膜トランジスタを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（すなわち、ストレス印加前後の変化量が少ないこと）が強く切望されている。
ところで、上記のような酸化物半導体層を含む薄膜トランジスタの構造としては、エッチストッパー層を有さないバックチャネルエッチ（ＢＣＥ；Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈ）型と、エッチストッパー層を有するエッチストッパー（ＥＳＬ；Ｅｔｃｈ Ｓｔｏｐｐｅｒ Ｌａｙｅｒ）型の２種類に大別される。このうち、薄膜トランジスタの生産工程の簡略化の観点からは、エッチストッパー層を有さないＢＣＥ型構造が推奨される。
また、薄膜トランジスタのゲート電極やソース・ドレイン電極などの電極材料としては、表示装置をより高性能化するために、より低抵抗な材料が求められるようになってきている。そのような要求を満足するべく、従来用いられていたＡｌ合金電極に替わり、Ｃｕ電極やＣｕ合金電極が用いられるようになってきており、これらの配線を形成するにあたっては、過酸化水素系などのエッチング液が用いられる。
しかしながら、ＢＣＥ型構造の薄膜トランジスタにＣｕ電極やＣｕ合金電極を用いると、ソース・ドレイン電極をウェットエッチング加工する際に用いる過酸化水素系などのエッチング液に酸化物半導体が曝されるため、酸化物半導体層がダメージを受けて薄膜トランジスタ特性が低下するおそれがある。
本発明は上記課題に鑑みてなされたものであり、その目的は、ストレス耐性に優れた薄膜トランジスタを得ることができる酸化物半導体薄膜を提供することにある。
また、本発明の目的は、上記酸化物半導体薄膜からなる酸化物半導体層を含み、高い電界効果移動度を維持することができる薄膜トランジスタ、および上記酸化物半導体層を形成するためのスパッタリングターゲットを提供することにある。
本発明者らは、鋭意研究を重ねた結果、金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含む酸化物半導体を採用し、これらの金属元素の組成を適切に制御することにより上記課題を解決できることを見出し、本発明を完成するに至った。また、この酸化物半導体薄膜を薄膜トランジスタに用いることにより、上記課題を解決できることを見出し、本発明を完成するに至った。
すなわち、本発明の上記目的は、酸化物半導体薄膜に係る下記［１］の構成により達成される。
［１］ 第１の酸化物半導体層と、第２の酸化物半導体層とを有し、
前記第１の酸化物半導体層および前記第２の酸化物半導体層は、それぞれ金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
前記第１の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
を満足し、
前記第２の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．１５≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２０
を満足する酸化物半導体薄膜。
また、酸化物半導体薄膜に係る本発明の好ましい実施形態は、以下の［２］に関する。
［２］ 前記第１の酸化物半導体層において、ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦０．７５
を満足する上記［１］に記載の酸化物半導体薄膜。
また、本発明の上記目的は、薄膜トランジスタに係る下記［３］の構成により達成される。
［３］ 基板上にゲート電極、ゲート絶縁膜、上記［１］または［２］に記載の酸化物半導体薄膜からなる酸化物半導体層、ソース・ドレイン電極および保護膜をこの順序で有することを特徴とする薄膜トランジスタ。
また、薄膜トランジスタに係る本発明の好ましい実施形態は、以下の［４］に関する。
［４］ 前記ソース・ドレイン電極がＣｕまたはＣｕ合金からなることを特徴とする上記［３］に記載の薄膜トランジスタ。
また、本発明の上記目的は、スパッタリングターゲットに係る下記［５］の構成により達成される。
［５］ 上記［３］又は［４］に記載の薄膜トランジスタにおける前記第１の酸化物半導体層を形成するためのスパッタリングターゲットであって、
金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
を満足するスパッタリングターゲット。
本発明によれば、ストレス耐性に優れた薄膜トランジスタを得ることができる酸化物半導体薄膜を提供することができる。
また、本発明によれば、上記酸化物半導体薄膜からなる酸化物半導体層を含み、高い電界効果移動度を維持することができる薄膜トランジスタ、および上記酸化物半導体層を形成するためのスパッタリングターゲットを提供することができる。
図１は、本発明の一実施形態に係る薄膜トランジスタの概略断面図である。 図２は、本発明の別の一実施形態に係る薄膜トランジスタの概略断面図である。
以下、本発明の実施形態（本実施形態）に係る酸化物半導体薄膜および薄膜トランジスタについて説明する。
本実施形態の酸化物半導体薄膜は、第１の酸化物半導体層と、第２の酸化物半導体層とを有し、第１の酸化物半導体層および第２の酸化物半導体層は、それぞれ金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
第１の酸化物半導体層における、上記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
を満足する。
また、本実施形態の薄膜トランジスタは、基板上にゲート電極、ゲート絶縁膜、上記酸化物半導体薄膜からなる酸化物半導体層、ソース・ドレイン電極および保護膜をこの順序で有する。
なお、本実施形態において、Ｉｎ、Ｇａ、Ｚｎ、ＳｎおよびＯから構成される酸化物をＩＺＧＴＯと称する場合がある。また、Ｏを除く全金属元素（Ｉｎ、Ｇａ、ＺｎおよびＳｎ）の合計に対するＩｎ、Ｇａ、ＺｎおよびＳｎの含有量（原子数比）を、それぞれ、Ｉｎ原子数比、Ｇａ原子数比、Ｚｎ原子数比およびＳｎ原子数比と呼ぶ場合がある。
＜酸化物半導体薄膜における第１の酸化物半導体層＞
〔０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５〕
Ｉｎは、電気伝導性の向上に寄与する元素である。Ｉｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＩｎ量が多くなるほど酸化物半導体薄膜の導電性が向上するため、本実施形態の酸化物半導体薄膜を薄膜トランジスタの酸化物半導体層（チャネル層）とした場合に、薄膜トランジスタの電界効果移動度は増加する。
上記作用を有効に発揮させるためには、Ｉｎ原子数比を０．０５以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．０８以上である。ただし、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下するなどの問題があるため、Ｉｎ原子数比を０．２５以下とする。上記Ｉｎ原子数比は、好ましくは０．２０以下、より好ましくは０．１５以下、更に好ましくは０．１０以下である。
〔０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０〕
Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与する元素である。Ｇａ原子数比が大きくなるほど、すなわち、全金属元素に占めるＧａ量が多くなるほど、酸化物半導体薄膜の電気的安定性が向上し、本実施形態の酸化物半導体薄膜を薄膜トランジスタの酸化物半導体層（チャネル層）とした場合に、薄膜トランジスタのキャリアの過剰発生を抑制する効果を発揮する。また、Ｇａは過酸化水素系のＣｕエッチング液によるエッチングを阻害する元素でもある。よって、Ｇａ原子数比が大きくなるほど、ソース・ドレイン電極としてのＣｕ電極のエッチング加工に用いられる過酸化水素系エッチング液に対して選択比が大きくなり、ダメージを受けにくくなる。
上記作用を有効に発揮させるためには、Ｇａ原子数比を０．２０以上とする必要がある。上記Ｇａ原子数比は、好ましくは０．２５以上である。ただし、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜の導電性が低下して電界効果移動度が低下しやすくなる。また、酸化物半導体層を形成するためのスパッタリングターゲット材の導電性が低下し、直流放電が安定して持続することが困難となる。そのため、Ｇａ原子数比は、０．６０以下とする。上記Ｇａ原子数比は、好ましくは０．４５以下、より好ましくは０．３５以下、更に好ましくは０．３０以下である。
〔０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０〕
Ｚｎは、他の金属元素ほど薄膜トランジスタ特性に対して敏感ではないが、Ｚｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＺｎ量が多くなるほど、アモルファス化しやすくなるため、本実施形態の酸化物半導体薄膜からなる第１の酸化物半導体層を有する薄膜トランジスタを製造する際に、有機酸や無機酸のエッチング液によりエッチングされやすくなる。
上記作用を有効に発揮させるためには、Ｚｎ原子数比を０．２０以上とする必要がある。上記Ｚｎ原子数比は、好ましくは０．３０以上、より好ましくは０．４０以上、更に好ましくは０．５０以上である。ただし、Ｚｎ原子数比が大き過ぎると、ソース・ドレイン電極用エッチング液に対する酸化物半導体薄膜の溶解性が高くなる結果、ウェットエッチング耐性に劣りやすくなったり、Ｉｎが相対的に減少するため電界効果移動度が低下したり、Ｇａが相対的に減少するため酸化物半導体薄膜の電気的安定性が低下しやすくなることがある。したがって、Ｚｎ原子数比は０．６０以下とする。上記Ｚｎ原子数比は、好ましくは０．５５以下である。
〔０．０５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５〕
Ｓｎは、酸系の薬液によるエッチングを阻害する元素である。このため、Ｓｎ原子数比が大きくなるほど、すなわち、全金属元素に占めるＳｎ量が多くなるほど、本実施形態の酸化物半導体薄膜からなる第１の酸化物半導体層のパターニングに用いる有機酸や無機酸のエッチング液によるエッチング加工は困難となる。しかしながら、Ｓｎが添加された酸化物半導体は水素拡散によってキャリア密度の増加が見られ、電界効果移動度が増加し、また、Ｓｎ添加量が適度であれば薄膜トランジスタの光ストレスに対する信頼性が向上する。
上記作用を有効に発揮させるためには、Ｓｎ原子数比は０．０５以上とする必要がある。上記Ｓｎ原子数比は、好ましくは０．０７以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の有機酸や無機酸のエッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜自体の加工が困難になる。また、水素拡散の影響を強く受けることで光ストレスに対する信頼性が低下する恐れがある。よってＳｎ原子数比は０．１５以下とする。上記Ｓｎ原子数比は、好ましくは０．１０以下である。
さらに、上記酸化物半導体薄膜は、ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦０．７５
であることが好ましい。
上記のＩｎおよびＳｎの添加量の関係におけるＩｎ／（Ｉｎ＋Ｓｎ）が０．３０未満であると、キャリア密度が低下して導電率が低下するとともに、薄膜トランジスタの電界効果移動度が低下させやすくなる。一方、上記のＩｎおよびＳｎの添加量の関係におけるＩｎ／（Ｉｎ＋Ｓｎ）が０．７５超であると、ストレスに対する信頼性が低下する。
なお、上記のＩｎおよびＳｎの添加量の関係におけるＩｎ／（Ｉｎ＋Ｓｎ）は、０．４０以上であることがより好ましい。また、Ｉｎ／（Ｉｎ＋Ｓｎ）は０．６７以下であることがより好ましく、０．６０以下であることが更に好ましい。
さらに、上記酸化物半導体薄膜は、ＧａおよびＳｎの合計に対するＧａの原子数比が、
０．７５≦Ｇａ／（Ｇａ＋Ｓｎ）≦０．９９
であることが好ましい。
本実施形態の酸化物半導体薄膜を薄膜トランジスタの酸化物半導体層とした場合に、酸化物半導体薄膜中のＧａ含有量を増やすとキャリア密度が低下して導電率が低下するとともに、薄膜トランジスタの電界効果移動度が低下させやすくなる。しかし、その一方で過酸化水素水系エッチング液に対するウェットエッチング耐性は向上する。また、Ｓｎは添加量を増やすと保護膜からの水素拡散の影響が顕著となり、水素拡散によりキャリア密度や導電率が増加する傾向がある。
また、Ｇａ添加量を増加させることの弊害である電界効果移動度の低下や、スパッタリングターゲット材の導電性の低下の対策のために、Ｉｎ添加量を増加させようとした場合、薄膜トランジスタの光ストレスに対する信頼性の低下や、しきい値電圧が負電圧側にシフトするなどの問題を引き起こすおそれがある。
これに対し、Ｉｎの代わりにＳｎ添加量を増やした場合、電界効果移動度の低下が抑制され、スパッタリングターゲット材の導電性は改善される。またＳｎ添加量を増加させた場合は、しきい値電圧が０Ｖ付近で安定する傾向にもある。このため、Ｇａ添加量を増加させる場合、Ｉｎの添加量を増加させる代わりにＳｎの添加量を増やすことが有効と考えられる。
ただし、Ｓｎの添加量には適度な添加範囲があり、それを超えると薄膜トランジスタの光ストレス耐性の劣化が顕著となり得る。そこで、上記のＧａおよびＳｎの添加量の関係を満たすようにＧａをバランスよく添加させることによって、信頼性の高い酸化物半導体を得ることができる。
なお、上記のＧａおよびＳｎの添加量の関係におけるＧａ／（Ｇａ＋Ｓｎ）は０．８０以上であることがより好ましく、０．８５以上であることが更に好ましい。また、Ｇａ／（Ｇａ＋Ｓｎ）は０．９５以下であることがより好ましく、０．９０以下であることが更に好ましい。
また、第１の酸化物半導体層の厚みは特に限定されるものではないが、１０ｎｍ以上であるとソース・ドレイン電極のエッチング加工時の選択性に優れるため好ましく、より好ましくは１５ｎｍ以上である。また、高い電界効果移動度を維持する点からは、例えば４０ｎｍ以下であることが好ましい。
＜薄膜トランジスタ＞
次に、本実施形態の薄膜トランジスタについて更に詳細に説明する。
以下、図面を参照しながら、本発明の薄膜トランジスタの実施形態について更に詳細に説明する。ただし、これらは好ましい実施形態の例を示すものに過ぎず、本発明はこれら実施形態に限定されるものではない。
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に（第１の）酸化物半導体層４が形成されている。（第１の）酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。なお、（第１の）酸化物半導体層４は上記酸化物半導体薄膜からなるものであるため、（第１の）酸化物半導体層４における金属元素の原子数比は、上述の本実施形態の酸化物半導体薄膜で説明した通りである。
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３を形成する金属の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２の形成には、電気抵抗率の低いＡｌ、Ｃｕなどの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。
なお、ゲート電極２は複数の層からなる積層型であってもよい。また、ゲート絶縁膜３の形成には、ＳｉＯｘ、ＳｉＮｘなどが代表的に用いられる。その他、Ａｌ２Ｏ３やＹ２Ｏ３などの酸化物や、これらを積層したものも用いることもできる。
また、ゲート絶縁膜３としては、例えば、ＳｉＯｘ膜とＳｉＮｘ膜を連続成膜した積層型のゲート絶縁膜としてもよい。ＳｉＮｘ膜はＳｉＯｘ膜に比べて成膜レートが早く、誘電率も高いので、このような積層型のゲート絶縁膜であれば総膜厚を薄くすることができる。
続いて、上述した組成を有する（第１の）酸化物半導体層４を形成する。（第１の）酸化物半導体層４は、例えば、形成させる（第１の）酸化物半導体層４と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法又はＲＦスパッタリング法により成膜することができる。あるいは、複数の種類のスパッタリングターゲットを用いたコスパッタ法により成膜しても良い。
（第１の）酸化物半導体層４をシュウ酸などの有機酸や無機酸によりウェットエッチングした後、パターニングを行う。パターニングの直後に、（第１の）酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、薄膜トランジスタ性能が向上するようになる。プレアニール条件としては、例えば、温度：約２５０〜４００℃、時間：約１０分〜１時間などが挙げられる。
プレアニールの後、ソース・ドレイン電極５を形成する。本実施形態においては、図１に示すように、ソース・ドレイン電極５は、チャネル領域以外は（第１の）酸化物半導体層４と直接接合している。
なお、ソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極２と同様Ａｌ、Ｍｏ、Ｃｕ、Ｔｉなどの金属又は合金を用いても良い。これらの中でも、電気抵抗率の低い点で有利なことからＣｕ又はＣｕ合金を用いることが好ましい。
ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィーによりパターニングし、過酸化水素系やリン硝酢酸系のエッチング液によりウェットエッチングを行うことにより電極を形成することができる。
次に、（第１の）酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜する。なお、（第１の）酸化物半導体層４の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される）ため、保護膜６の成膜前にＮ２Ｏプラズマ照射を行ってもよい。Ｎ２Ｏプラズマの照射条件は、下記文献に記載の条件を採用すればよい。
Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，９３，０５３５０５（２００８）
ここで、本実施形態においては、保護膜６はＳｉＯｘを含む。このＳｉＯｘの形成は酸化性の雰囲気で行うため、Ｃｕ又はＣｕ合金からなるソース・ドレイン電極５が酸化するおそれがある。このため、ソース・ドレイン電極５には耐酸化性の高いＣｕ合金を用いたり、ソース・ドレイン電極５に対し高融点金属によるキャップ層（例えば、Ｍｏ又はＭｏ合金膜など）を積層して酸化を防いだり、ＳｉＯｘを成膜する前に樹脂層やＳｉＮｘを薄く形成しても良い。また、外部からの吸湿等の影響を防ぐため、ＳｉＯｘからなる保護膜６上に更に樹脂層やＳｉＮｘ膜を重ねても良い。
次に、通常用いられる方法によりコンタクトホール７を形成し、更に、酸化インジウム錫膜（ＩＴＯ膜）等を成膜することにより、コンタクトホール７を介してソース・ドレイン電極５に電気的に接続される透明導電膜８を形成する。透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
次に、本発明に係る薄膜トランジスタの好ましい実施形態について、図２を参照しつつ説明する。図２に示すように本実施形態の薄膜トランジスタにおいては、基板１上にゲート電極２、ゲート絶縁膜３、第２の酸化物半導体層（チャネル形成層）４Ｂ、第１の酸化物半導体層（バックチャネル層）４Ａ、ソース・ドレイン電極５、保護膜６がこの順序で積層され、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。なお、本実施形態の薄膜トランジスタにおける第１の酸化物半導体層４Ａは、図１に示される実施形態の薄膜トランジスタにおける酸化物半導体層４と同様であり、上述した組成を有する酸化物半導体層が用いられる。
なお、第２の酸化物半導体層４Ｂには、第１の酸化物半導体層４Ａと同じくＩＧＺＴＯが用いられているが、第１の酸化物半導体層４Ａで用いられたＩＧＺＴＯとは金属元素比が異なっていてもよい。より具体的には、第１の酸化物半導体層４ＡにおけるＩｎ、Ｇａ、ＺｎおよびＳｎの合計に対するＩｎ、Ｇａの原子数比をそれぞれ［Ｉｎ１］、［Ｇａ１］とし、第２の酸化物半導体層４ＢにおけるＩｎ、Ｇａ、ＺｎおよびＳｎの合計に対するＩｎ、Ｇａの原子数比をそれぞれ［Ｉｎ２］、［Ｇａ２］としたとき、
［Ｉｎ１］≦［Ｉｎ２］、
［Ｇａ１］≧［Ｇａ２］、
を満足することが好ましい。
ここで、ソース・ドレイン電極加工用エッチング液に直接曝される第１の酸化物半導体層４Ａは、上述の通りウェットエッチング耐性に優れており、ソース・ドレイン電極加工時の酸化物半導体層表面へのダメージが少ないため、良好な薄膜トランジスタ特性が得られやすい。また、当該第１の酸化物半導体層４Ａは、光ストレスに対する信頼性も高いものである。
一方、上記の関係を満足する第２の酸化物半導体層４Ｂは、高い電界効果移動度が得られるものであり、この第２の酸化物半導体層４Ｂを第１の酸化物半導体層４Ａの下に形成することで、酸化物半導体層全体としての電界効果移動度を高く維持しつつ、優れたウェットエッチング耐性を有することが可能となる。
なお、第２の酸化物半導体層４Ｂにおける前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．１５≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２０
を満足することが、酸化物半導体層全体として、より高い電界効果移動度を実現する上で好ましい。
また、第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂとは、各金属元素の比率が異なるものの、各層を構成する金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎを含有する点で共通している。一般的に、酸化物半導体層を積層構造とすると、金属の種類や含有量の相違に起因して配線パターンを形成する際に、第１層と第２層とでサイドエッチング量が異なるなど所望の形状にパターニングできなくなるなどの問題が生じ得る。しかし、本実施形態では、酸化物半導体層が積層構造であっても、第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂのエッチングレートを同等程度にすることができる。結果、酸化物加工用ウェットエッチング液に対して可溶で、上記積層構造を一括でエッチングすることが可能になる。
また、第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂを同じ組成系とすることにより、積層界面での組成の乱れが少なくなり、各金属元素の深さ分布の急激な変化が防止されるため、製造工程中に熱履歴を受けた際の膜の剥がれや偏析、異常粒成長などを防止することもできる。
＜スパッタリングターゲット＞
本実施形態は、上記薄膜トランジスタにおける第１の酸化物半導体層４Ａを形成するためのスパッタリングターゲットにも関する。スパッタリングターゲットとしては、前述した元素を含み、所望の酸化物半導体層と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の酸化物半導体層を形成できる。
具体的には、本実施形態のスパッタリングターゲットは、金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
０．０５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
を満足するものである。
なお、本実施形態のスパッタリングターゲットにおける、Ｉｎ、Ｇａ、ＺｎおよびＳｎの好ましい数値範囲、およびその限定理由は、上記の酸化物半導体薄膜で説明したものと同様である。
以下に、実施例および比較例を挙げて本発明を更に具体的に説明するが、本発明はこれらの実施例に限定されるものではない。
［実施例１〜４］
第１の酸化物半導体層４Ａと第２の酸化物半導体層４Ｂとを有する薄膜トランジスタを下記手順により作製した。
図２に示すように、まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜（膜厚１００ｎｍ）を成膜し、フォトリソグラフィーによりゲート電極２の形状にパターニングを行った。つづいてゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を成膜した。上記ゲート電極２は、Ｍｏスパッタリングターゲットを使用し、スパッタリング法により成膜した。また、ゲート絶縁膜３は、プラズマＣＶＤ法を用いて成膜した。ゲート電極２およびゲート絶縁膜３の成膜条件を以下に示す。
（ゲート電極の成膜条件）
成膜温度：室温
成膜パワー：３００Ｗ
キャリアガス：Ａｒ
ガス圧：２ｍＴｏｒｒ
（ゲート絶縁膜の成膜条件）
キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス
成膜パワー：３００Ｗ
成膜温度：３２０℃
次に、第２の酸化物半導体層４Ｂ（膜厚４０ｎｍ）として、Ｉｎ：Ｇａ：Ｚｎ：Ｓｎ＝４：１：４：１組成の酸化物半導体層をゲート絶縁膜３上に成膜した。その後、第１の酸化物半導体層４Ａ（膜厚４０ｎｍ）として、下記表１に記載の種々の組成の酸化物半導体層を４Ｂ上に成膜した。上記第１および第２の酸化物半導体層４Ａ，４Ｂは、いずれもスパッタリング法を用いて成膜した。スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ−２００」であり、第１および第２の酸化物半導体層４Ａ，４Ｂを成膜するためのスパッタリング条件は下記のとおりである。
（第１および第２の酸化物半導体層を成膜するためのスパッタリング条件）
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４％
上記のようにしてＩＧＺＴＯからなる酸化物半導体層４Ａおよび４Ｂを成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。ウェットエッチング液としては、シュウ酸を含むエッチング液である関東化学社製「ＩＴＯ−０７Ｎ」を使用し、液温を室温とした。
上記のとおり、第１および第２の酸化物半導体層４Ａ，４Ｂをパターニングした後、第１および第２の酸化物半導体層４Ａ，４Ｂの膜質を向上させるため、プレアニール処理を実施した。プレアニール処理は、大気雰囲気下にて４００℃で１時間とした。
次にソース・ドレイン電極５を形成した。具体的には、膜厚３５ｎｍのＭｏＮｂ膜、膜厚３００ｎｍのＣｕ膜を連続して成膜し、フォトリソグラフィーおよび過酸化水素系の薬液によるウェットエッチングによりパターニングし、積層構造のソース・ドレイン電極５を形成した。パターニングには過酸化水素水（Ｈ２Ｏ２）無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
このようにしてソース・ドレイン電極５を形成した後、サムコ製「ＰＤ−２２０ＮＬ」を用いたプラズマＣＶＤ法により、ＳｉＯｘ膜を膜厚２００ｎｍで形成し、更に、ＳｉＮ膜を膜厚１５０ｎｍで成膜することにより、ＳｉＯｘ膜およびＳｉＮ膜からなる保護膜６を形成した。ＳｉＯｘ膜およびＳｉＮ膜の成膜条件を以下に示す。
（ＳｉＯｘ膜の成膜条件）
キャリアガス：ＳｉＨ４およびＮ２Ｏの混合ガス
成膜パワー：１００Ｗ
成膜温度：２３０℃
（ＳｉＮ膜の成膜条件）
キャリアガス：ＮＨ３、Ｎ２およびＮ２Ｏの混合ガス
成膜パワー：１００Ｗ
成膜温度：１５０℃
さらに、保護膜６に対して大気中において３００℃で１時間のアニール処理を実施し、保護膜６上にスピンコータを用いて、光硬化樹脂を６００ｎｍの膜厚で成膜した後、フォトリソグラフィーによってスルーホールパターンを形成し、ＲＩＥプラズマエッチング装置にて保護膜６にコンタクトホール７を形成した。
最後に、窒素雰囲気下にて２５０℃で３０分間のポストアニール処理を実施した。以上の手順により、薄膜トランジスタを製造した。
［比較例１］
酸化物半導体層４Ａ（膜厚４０ｎｍ）として、Ｓｎを含有せず、組成がＩｎ：Ｇａ：Ｚｎ＝１：２：１である酸化物半導体薄膜を用いた以外は実施例と同様にして、比較例１の薄膜トランジスタを製造した。
［比較例２］
酸化物半導体層４Ａ（膜厚４０ｎｍ）として、Ｓｎを含有せず、組成がＩｎ：Ｇａ：Ｚｎ＝１：３：３である酸化物半導体薄膜を用いた以外は実施例と同様にして、比較例２の薄膜トランジスタを製造した。
［比較例３］
酸化物半導体層４Ａを形成しない、すなわち、上記第２の酸化物半導体層４Ｂのみを形成した以外は実施例と同様にして、比較例３の薄膜トランジスタを製造した。
このようにして得られた各薄膜トランジスタについて、以下の条件で薄膜トランジスタ特性およびストレス耐性を評価した。
［トランジスタ特性の測定］
トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）の測定は、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。
詳細な測定条件は以下のとおりである。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
＜電界効果移動度＞
電界効果移動度（μＦＥ）は、ＴＦＴ特性から、Ｖｇ＞Ｖｄ−Ｖｔｈである飽和領域にて導出した。飽和領域では、Ｖｇをゲート電圧、Ｖｄをドレイン電圧、Ｉｄをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃｉをゲート絶縁膜の静電容量、μＦＥを電界効果移動度とした。μＦＥは以下の式から導出される。
Figure 0006753969
本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の傾きから電界効果移動度μＦＥを導出した。本実施例および比較例では、電界効果移動度が２０．０ｃｍ２／Ｖｓを以上のものを高い電界効果移動度であると判断した。
＜しきい値電圧＞
しきい値電圧（Ｖｔｈ）とは、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、薄膜トランジスタのドレイン電流が１０−９Ａとなるときのゲート電圧をしきい値電圧と定義し、各薄膜トランジスタのしきい値電圧（Ｖ）を測定した。
＜Ｓ値（サブスレッショルド・スイング）＞
Ｓ値は、ドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量の最小値であり、Ｓ値を測定することにより、ＴＦＴのスイッチングの切れの尺度を評価することができる。本実施例では、Ｓ値が０．５（Ｖ／ｄｅｃａｄｅ）以下であるものを、良好な特性であると判断した。
［ストレス耐性］
本実施例では、ゲート電極に正バイアスをかけ続けるストレス印加試験を２時間行い、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）の変動値（しきい値電圧シフト量：ΔＶｔｈ）をＴＦＴ特性におけるストレス耐性の指標とした。
ストレス印加試験の条件は以下のとおりである。
ゲート電圧：＋２０Ｖ
ソース・ドレイン電圧：０．１Ｖ
基板温度：６０℃
ストレス印加時間：２時間
本実施例および比較例では、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）が３．０Ｖ以下のものをストレス耐性に優れると判断した。
実施例１〜４の第１の酸化物半導体層の組成を下記表１に、実施例１〜４および比較例１〜３の評価結果を下記表２に示す。
Figure 0006753969
Figure 0006753969
表１および２に示すように、各実施例は、薄膜トランジスタに用いられる酸化物半導体層における各金属元素の組成が本発明に規定の範囲内であり、その結果、電界効果移動度が２０．０ｃｍ２／Ｖｓ以上を満足し、Ｓ値が０．５（Ｖ／ｄｅｃａｄｅ）以下であり、かつ、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）が３．０Ｖ以下を満足するものであり、高い電界効果移動度、小さいＳ値、および優れたストレス耐性の両立が図られている。
比較例１および２は、Ｉｎ、Ｇａ、およびＺｎの原子数比は本発明の範囲内であるが、Ｓｎを含まないので、ストレス耐性やＳ値の評価結果が悪いものとなった。
比較例３は、酸化物半導体層４Ａを形成せず、第２の酸化物半導体層４Ｂのみを形成したものであり、電界効果移動度は優れているものの、エッチング液に第２の酸化物半導体が曝されるため、第２の酸化物半導体層がダメージを受けてＳ値が高い値となった。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
４Ａ 第１の酸化物半導体層
４Ｂ 第２の酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜
７ コンタクトホール
８ 透明導電膜

Claims (6)

  1. 第１の酸化物半導体層と、第２の酸化物半導体層とを有し、
    前記第１の酸化物半導体層および前記第２の酸化物半導体層は、それぞれ金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
    前記第１の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１０
    ０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０７≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
    を満足し、
    前記第２の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０５≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
    ０．１５≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２０
    を満足し、
    前記第１の酸化物半導体層において、ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
    ０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦（１０１／１５２）
    を満足する酸化物半導体薄膜。
  2. 第１の酸化物半導体層と、第２の酸化物半導体層とを有し、
    前記第１の酸化物半導体層および前記第２の酸化物半導体層は、それぞれ金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
    前記第１の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１０
    ０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０７≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
    を満足し、
    前記第２の酸化物半導体層における前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．２０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０５≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２５
    ０．１５≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．２０
    を満足し、
    前記第１の酸化物半導体層において、ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
    ０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦０．６０
    を満足する酸化物半導体薄膜。
  3. 基板上にゲート電極、ゲート絶縁膜、請求項１又は２に記載の酸化物半導体薄膜からなる酸化物半導体層、ソース・ドレイン電極および保護膜をこの順序で有する薄膜トランジスタ。
  4. 前記ソース・ドレイン電極がＣｕまたはＣｕ合金からなる請求項３に記載の薄膜トランジスタ。
  5. 請求項３又は４に記載の薄膜トランジスタにおける前記第１の酸化物半導体層を形成するためのスパッタリングターゲットであって、
    金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
    前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１０
    ０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０７≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
    を満足し、
    ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
    ０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦（１０１／１５２）
    を満足するスパッタリングターゲット。
  6. 請求項３又は４に記載の薄膜トランジスタにおける前記第１の酸化物半導体層を形成するためのスパッタリングターゲットであって、
    金属元素としてＩｎ、Ｇａ、ＺｎおよびＳｎと、Ｏとを含み、
    前記Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の原子数比が、
    ０．０５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１０
    ０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．２０≦Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．６０
    ０．０７≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）≦０．１５
    を満足し、
    ＩｎおよびＳｎの合計に対するＩｎの原子数比が、
    ０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ）≦０．６０
    を満足するスパッタリングターゲット。
JP2019023463A 2019-02-13 2019-02-13 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット Active JP6753969B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2019023463A JP6753969B2 (ja) 2019-02-13 2019-02-13 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
PCT/JP2020/001331 WO2020166269A1 (ja) 2019-02-13 2020-01-16 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
CN202080007374.XA CN113348562B (zh) 2019-02-13 2020-01-16 氧化物半导体薄膜、薄膜晶体管及溅射靶
KR1020217024791A KR102590698B1 (ko) 2019-02-13 2020-01-16 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟
CN202410397593.3A CN118291930A (zh) 2019-02-13 2020-01-16 溅射靶
TW109103693A TWI767186B (zh) 2019-02-13 2020-02-06 氧化物半導體薄膜、薄膜電晶體及濺鍍靶

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019023463A JP6753969B2 (ja) 2019-02-13 2019-02-13 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット

Publications (2)

Publication Number Publication Date
JP2020136302A JP2020136302A (ja) 2020-08-31
JP6753969B2 true JP6753969B2 (ja) 2020-09-09

Family

ID=72044939

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019023463A Active JP6753969B2 (ja) 2019-02-13 2019-02-13 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット

Country Status (5)

Country Link
JP (1) JP6753969B2 (ja)
KR (1) KR102590698B1 (ja)
CN (2) CN118291930A (ja)
TW (1) TWI767186B (ja)
WO (1) WO2020166269A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7384777B2 (ja) * 2019-12-16 2023-11-21 株式会社神戸製鋼所 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5522889B2 (ja) * 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
US8912537B2 (en) * 2010-04-23 2014-12-16 Hitachi, Ltd. Semiconductor device, RFID tag using the same and display device
JP6043244B2 (ja) * 2012-06-06 2016-12-14 株式会社神戸製鋼所 薄膜トランジスタ
CN105917450A (zh) * 2014-01-15 2016-08-31 株式会社神户制钢所 薄膜晶体管
JP2016054171A (ja) * 2014-09-02 2016-04-14 株式会社神戸製鋼所 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット
CN108987482B (zh) * 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置

Also Published As

Publication number Publication date
TW202030347A (zh) 2020-08-16
KR102590698B1 (ko) 2023-10-17
CN113348562B (zh) 2024-04-23
CN118291930A (zh) 2024-07-05
WO2020166269A1 (ja) 2020-08-20
CN113348562A (zh) 2021-09-03
KR20210107123A (ko) 2021-08-31
TWI767186B (zh) 2022-06-11
JP2020136302A (ja) 2020-08-31

Similar Documents

Publication Publication Date Title
JP6043244B2 (ja) 薄膜トランジスタ
JP6018551B2 (ja) 薄膜トランジスタ
JP5977569B2 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 薄膜トランジスタおよび表示装置
JP6068232B2 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP2013254948A (ja) 薄膜トランジスタおよび表示装置
JP6659255B2 (ja) 薄膜トランジスタ
JP2014225626A (ja) 薄膜トランジスタおよび表示装置
WO2014136659A1 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP6753969B2 (ja) 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
JP2017069585A (ja) 酸化物半導体層を含む薄膜トランジスタ
JP2013207100A (ja) 薄膜トランジスタ
WO2021124963A1 (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
WO2014136660A1 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP7063712B2 (ja) 酸化物半導体層を含む薄膜トランジスタ
WO2014136661A1 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP2017147378A (ja) 薄膜トランジスタ
JP2022076351A (ja) 酸化物半導体層を有する薄膜トランジスタ及びスパッタリングターゲット

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200811

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200820

R150 Certificate of patent or registration of utility model

Ref document number: 6753969

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150