WO2014136659A1 - 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 Download PDF

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film transistor
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修司 小坂
林　和志
秉 斗 安
建 熙 金
連 洪 金
辰 玄 朴
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Definitions

  • the present invention relates to an oxide for a semiconductor layer, a thin film transistor, and a display device of a thin film transistor (hereinafter sometimes referred to as TFT).
  • the oxide for a semiconductor layer of a TFT suitably used for a display device such as a liquid crystal display or an organic EL (Electro Luminescence) display, the TFT including the oxide for a semiconductor layer, and the display device including the TFT About.
  • An amorphous (amorphous) oxide semiconductor has a higher carrier mobility than a general-purpose amorphous silicon (a-Si), has a large optical band gap, and can be formed at a low temperature. Therefore, it is expected to be applied to next-generation displays that require large size, high resolution, and high-speed driving, and resin substrates with low heat resistance.
  • a-Si general-purpose amorphous silicon
  • an amorphous oxide formed of indium, zinc, tin, and oxygen (In-Zn-Sn-O, hereinafter sometimes referred to as "IZTO") has high carrier mobility. It is suitably used for a semiconductor layer of TFT.
  • Patent Document 1 a semiconductor substrate made of an oxide semiconductor is exposed to hydrogen plasma or hydrogen radicals in order to reduce defects due to a non-uniform composition of the oxide semiconductor and improve transfer characteristics of the oxide semiconductor.
  • a method of exposing the semiconductor substrate to a water vapor atmosphere is disclosed.
  • An object of the present invention is to provide an oxide for a semiconductor layer of a thin film transistor having high mobility and reduced defect density. Another object of the present invention is to provide a thin film transistor including the oxide for a semiconductor layer and a display device.
  • the oxide for a semiconductor layer of a thin film transistor according to the present invention that has solved the above problems is an oxide used for a semiconductor layer of a thin film transistor, and the metal element constituting the oxide is composed of In, Zn, and Sn.
  • the oxygen partial pressure when forming the oxide on the semiconductor layer of the thin film transistor is 15% by volume or more, the defect density of the oxide is 7.5 ⁇ 10 15 cm ⁇ 3 or less, and the mobility is 15 cm. It has a gist where it satisfies 2 / Vs or more.
  • the oxide has a content (atomic%) of each metal element with respect to all metal elements excluding oxygen as [In], [Zn], and [Sn], respectively. ⁇ [In], 50 ⁇ [Zn] ⁇ 95, and 1 ⁇ [Sn] ⁇ 30 are satisfied.
  • the oxygen partial pressure is 40% by volume or less.
  • the present invention also includes a thin film transistor including any one of the above oxides for a semiconductor layer in a semiconductor layer of the thin film transistor.
  • the present invention includes a display device provided with the above thin film transistor.
  • an oxide for a semiconductor layer of a thin film transistor having high mobility and reduced defect density can be provided.
  • a thin film transistor including the oxide for a semiconductor layer of the present invention is used, a highly reliable display device can be obtained.
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor of the present invention.
  • FIG. 2 is a schematic cross-sectional view for explaining a MIS (Metal Insulator Semiconductor) structure element used for measurement of defect density by the ICTS method in Examples.
  • FIG. 3 shows C (capacity) ⁇ V (determining the reverse voltage and pulse voltage of each oxygen partial pressure of 4 volume%, 10 volume%, 20 volume%, and 30 volume% in ICTS measurement in the example. Voltage) curve.
  • FIG. 4 is a graph showing the results of drain current-gate voltage characteristics (Id-Vg characteristics) when the oxygen partial pressure during film formation is changed in the range of 4 to 30% by volume in Examples.
  • FIG. 5 is a graph showing the relationship between the oxygen partial pressure during film formation and the defect density or mobility in the examples.
  • the present inventors particularly provide In, in which the metal elements constituting the oxide are In, Zn, and Sn. -Zn-Sn-O (IZTO) was studied. The defect density was measured using the ICTS method (Isothermal Capacitance Transient Spectroscopy, isothermal capacity transient spectroscopy).
  • Id-Vg characteristic drain current-gate voltage characteristic
  • the ICTS method is a kind of capacitive transient spectroscopy, and is one of the techniques for accurately measuring localized potentials created by impurity atoms and defects contained in a semiconductor layer, such as interface traps and bulk traps.
  • capacitive transient spectroscopy since the depletion layer width corresponds to the reciprocal of the time change C (t) of the junction capacitance C, information on the localized level is obtained by measuring the transient capacitance of C (t). is there.
  • a method for measuring the transient capacitance in addition to the ICTS method, there is a DLTS method (Deep Level Transient Spectroscopy). Both have the same measurement principle, but different measurement methods.
  • the DLTS method obtains the DLTS signal while changing the sample temperature
  • the ICTS method obtains the same information as the DLTS signal by changing the emission time constant by modulating the applied pulse at a constant temperature.
  • no technique has been proposed for measuring the defect density of semiconductor layer oxides such as IZTO in detail by the ICTS method and obtaining high mobility while reducing the defect density.
  • the oxide for a semiconductor layer of a thin film transistor according to the present invention includes oxygen in which the metal element constituting the oxide is composed of In, Zn, and Sn, and the oxide is formed on the semiconductor layer of the thin film transistor.
  • the partial pressure is 15% by volume or more.
  • the defect density of the oxide (IZTO) is as low as 7.5 ⁇ 10 15 cm ⁇ 3 or less and the mobility satisfies a very high level of 15 cm 2 / Vs or more. There is.
  • IZTO which is the subject of the present invention, it originally has a high mobility due to the characteristics of the oxide, but due to the defect density reduction by appropriate control of the oxygen partial pressure during IZTO film formation as in the present invention, The degree can be raised to a higher level.
  • In has the effect of increasing mobility by increasing the number of carriers.
  • [In] is preferably 1 or more, more preferably 5 or more, and still more preferably 10 or more. However, when the amount of In increases, the number of carriers increases so that it becomes a conductor and the stability against stress decreases.
  • [In] is preferably 30 or less, more preferably 20 or less.
  • Sn has an effect of improving chemical resistance of the oxide semiconductor layer, such as wet etching.
  • the larger the amount of Sn the better.
  • the upper limit is preferably 30 or less, more preferably 27 or less, and even more preferably 25 or less.
  • Zn is believed to contribute to the stabilization of the amorphous structure. Further, since Zn contributes to improvement of stability against stress, the larger the amount of Zn, the better. Preferably it is 50 or more, More preferably, it is 53 or more, More preferably, it is 55 or more. However, when the Zn content is increased, the oxide semiconductor thin film is crystallized or a residue is generated during etching. Therefore, the Zn content is preferably 95 or less, more preferably 80 or less, and even more preferably 60 or less.
  • the oxide of the present invention satisfies a defect density of 7.5 ⁇ 10 15 cm ⁇ 3 or less and a mobility of 15 cm 2 / Vs or more.
  • the lower the defect density the better, preferably 7.0 ⁇ 10 15 cm ⁇ 3 or less, and more preferably 6.5 ⁇ 10 15 cm ⁇ 3 or less.
  • the higher the mobility the better, preferably 16 cm 2 / Vs or higher, more preferably 17 cm 2 / Vs or higher.
  • the oxide is preferably formed by a sputtering method using a sputtering target. According to the sputtering method, a thin film having excellent in-plane uniformity of components and film thickness can be easily formed.
  • the partial pressure of oxygen when the oxide is formed on the semiconductor layer of the thin film transistor that is, the total atmospheric gas is used.
  • the volume ratio of oxygen is controlled to 15 volume% or more.
  • the oxygen partial pressure is preferably as high as possible, and is preferably 20% by volume or more.
  • the upper limit is preferably 40% by volume or less, more preferably 30% by volume or less.
  • the present invention includes a thin film transistor in which any of the above oxides for a semiconductor layer is provided in the semiconductor layer of the thin film transistor.
  • any of the above oxides for a semiconductor layer is provided in the semiconductor layer of the thin film transistor.
  • there is no particular limitation except for controlling the oxygen partial pressure during the formation of the semiconductor layer and a commonly used method can be employed.
  • the preferred film thickness of the semiconductor layer is approximately 30 nm or more. If the film thickness is small, a sufficient operating current cannot be secured, and variations occur during film formation by sputtering, resulting in a distribution in transistor characteristics. As a result, problems such as finally resulting in display unevenness occur.
  • the lower limit is more preferably 35 nm or more.
  • the upper limit is preferably 200 nm or less. As the film thickness increases, the depletion layer does not spread sufficiently with respect to changes in the gate voltage. As a result, even if the transistor does not turn off, that is, the current cannot be cut off or turned off, the gate voltage at which the transistor is turned off is shifted to the negative side more than the normal gate voltage, which is not suitable for display operation. .
  • the upper limit is more preferably 150 nm or less, and still more preferably 80 nm or less.
  • FIG. 1 shows a bottom gate type TFT, but the embodiment of the present invention is not limited to this.
  • the present invention can also be applied to a top-gate TFT including a gate insulating film and a gate electrode in this order on an oxide semiconductor layer.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and an oxide semiconductor layer 4 is formed thereon.
  • a protective film 5 is formed on the oxide semiconductor layer 4, a source / drain electrode 6 is formed thereon, a surface protective film 7 is further formed thereon, and a transparent conductive film 8 is formed on the outermost surface.
  • the transparent conductive film 8 is electrically connected to the source / drain electrode 6.
  • an insulating film such as a silicon oxide film (SiO 2 film) is used.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • the gate electrode 2 may be a metal thin film of Al or Cu, an alloy thin film thereof, or a Mo thin film used in examples described later.
  • the gate insulating film 3 is typically exemplified by a silicon oxide film (SiO 2 film), a silicon nitride film (SiN film), a silicon oxynitride film (SiON film), and the like.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer 4 can be formed by a sputtering method as described above.
  • a film is formed by a DC (Direct Current) sputtering method or an RF (Radio Frequency) sputtering method using a sputtering target having the same composition as that of the oxide semiconductor layer 4.
  • the film may be formed by co-sputtering.
  • the oxygen partial pressure is controlled to 15% by volume or more.
  • the oxide semiconductor layer 4 is patterned by photolithography and wet etching.
  • heat treatment pre-annealing
  • the heating temperature 250 to 350 ° C.
  • heating time 15 to 120 minutes.
  • the heating temperature is 300 to 350 ° C.
  • the heating time is 60 to 120 minutes. This increases the on-state current and field effect mobility of the transistor characteristics, and improves the transistor performance.
  • a silicon oxide film (SiO 2 film) may be formed as the protective film 5 by the method described above.
  • patterning is performed by performing photolithography and dry etching.
  • source / drain electrodes 6 are formed.
  • the type of the source / drain electrode 6 is not particularly limited, and a commonly used one can be used.
  • a metal or alloy such as Al or Cu may be used, or a Mo thin film may be used as in the examples described later.
  • a metal thin film is formed by a magnetron sputtering method and then formed by a lift-off method.
  • a surface protective film (insulating film) 7 is formed on the source / drain electrodes 6.
  • the surface protective film 7 may be formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • Examples of the surface protective film 7 include a silicon oxide film (SiO 2 film), a silicon nitride film (SiN film), a silicon oxynitride film (SiON film), or a laminated film thereof.
  • a contact hole is formed in the surface protective film 7 by photolithography and dry etching, and then a transparent conductive film 8 is formed.
  • the kind of this transparent conductive film 8 is not specifically limited, What is used normally can be used.
  • the present invention includes a display device including the TFT.
  • Examples of the display device include a liquid crystal display and an organic EL display.
  • Example 1 TFTs were manufactured as follows, and the mobility and the defect density were measured by the ICTS method.
  • the TFT used in this example has the same configuration as that in FIG. 1 except that in FIG. 1 described above, there is no protective film for protecting the surface of the oxide semiconductor layer (IZTO thin film).
  • a Mo thin film having a film thickness of 100 nm is formed on a glass substrate (Corning Eagle XG, diameter 100 mm ⁇ thickness 0.7 mm) as a thin film for a gate electrode, and patterned by a known method to obtain a gate electrode. It was.
  • the Mo thin film was formed by RF sputtering using a pure Mo sputtering target under conditions of film formation temperature: room temperature, film formation power: 300 W, carrier gas: Ar, gas pressure: 2 mTorr.
  • a 250 nm SiO 2 film was formed as a gate insulating film.
  • the gate insulating film was formed using a plasma CVD method under conditions of carrier gas: mixed gas of SiH 4 and N 2 O, film forming power: 300 W, film forming temperature: 320 ° C.
  • an IZTO thin film as an oxide semiconductor layer was formed by a sputtering method using an IZTO sputtering target under the following film formation conditions.
  • Sputtering equipment “CS-200” manufactured by ULVAC, Inc.
  • Substrate temperature Room temperature
  • Gas pressure 1 mTorr
  • Oxygen partial pressure: [O 2 / (Ar + O 2 )] ⁇ 100 4% by volume, 10% by volume, 20% by volume, 30% by volume
  • the oxide semiconductor layer After forming the oxide semiconductor layer as described above, patterning was performed by photolithography and wet etching.
  • As the wet etchant liquid “ITO-07N” (mixed liquid of oxalic acid and water) manufactured by Kanto Chemical Co., Ltd. was used, and the liquid temperature was set to 40 ° C.
  • pre-annealing treatment was performed in order to improve the film quality of the oxide semiconductor layer.
  • the pre-annealing treatment was performed at 350 ° C. for 1 hour under atmospheric pressure and atmospheric pressure.
  • pure Mo was used to form source / drain electrodes by a lift-off method. Specifically, after patterning using a photoresist, a Mo thin film having a thickness of 100 nm was formed by DC sputtering. The method for forming the Mo thin film for the source / drain electrodes is the same as that for the gate electrode described above. Next, an unnecessary photoresist was removed by applying an ultrasonic cleaner in an acetone solution, so that the TFT channel length was 10 ⁇ m and the channel width was 200 ⁇ m.
  • a surface protective film for protecting the oxide semiconductor layer was formed.
  • a laminated film having a total thickness of 350 nm including a 200 nm thick SiO 2 film and a 150 nm thick SiN film was formed.
  • the SiO 2 film and the SiN film were formed using “PD-220NL” manufactured by Samco and using the plasma CVD method. In this embodiment, the SiO 2 film and the SiN film are formed in this order.
  • a mixed gas of N 2 O and SiH 4 was used to form the SiO 2 film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used to form the SiN film.
  • the first 100 nm of the 200 nm thick SiO 2 film was set to 230 ° C., and thereafter, the remaining 100 nm thick SiO 2 film and the 150 nm thick SiN film were both set to 150 ° C. .
  • the film forming power was all 100 W.
  • a contact hole for probing for transistor characteristic evaluation was formed in the surface protective film by photolithography and dry etching, to produce a TFT.
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics), field effect mobility, and defect density were measured.
  • TFT characteristics The transistor characteristics (TFT characteristics) were measured using a semiconductor parameter analyzer “4156C” manufactured by Agilent Technologies. The measurement was performed by applying a probe to the contact hole of the sample. Detailed measurement conditions are as follows. Source voltage: 0V Drain voltage: 10V Gate voltage: -30 to 30V (measurement interval: 0.25V) Substrate temperature: room temperature
  • the field effect mobility ⁇ FE was derived from the TFT characteristics in a saturation region where Vd> Vg ⁇ V th .
  • Vg, V th respectively the gate voltage, the threshold voltage, the drain current Id, L, the channel length of each TFT element W, the channel width, the capacitance of the gate insulating film of C i, the mu FE
  • the field effect mobility was used, and ⁇ FE was derived from the following equation.
  • the field effect mobility ⁇ FE was derived from the drain current-gate voltage characteristics (Id-Vg characteristics) near the gate voltage satisfying the saturation region.
  • the ICTS method is a process in which an electron trap is captured by applying a forward pulse to a reverse-biased semiconductor junction, and when the reverse-biased state is restored, the trapped electrons are emitted by a thermal excitation process. This is detected as a transient change in junction capacitance, and the nature of the trap is examined.
  • the defect density by the ICTS method was measured using the MIS structure element of FIG. Here, the area of the electrodes constituting the MIS was ⁇ 1 mm. Specific measurement conditions are as follows. In FIG.
  • ICTS measuring device FT1030 HERA-DLTS manufactured by PhysTech Measurement temperature: 210K Reverse voltage: described in FIG. 3 Pulse voltage: described in FIG. 3 Pulse time: 100 msec Measurement frequency: 1 MHz Measurement time: 5 ⁇ 10 ⁇ 4 sec to 10 sec
  • the reverse voltage and the pulse voltage at oxygen partial pressures of 4% by volume, 10% by volume, 20% by volume, and 30% by volume are the voltage values shown in the C (capacity) -V (voltage) curve of FIG. did. Details are as follows.
  • the dotted line section corresponds to the changed depletion layer width.
  • % means volume%.
  • Reverse voltage is -17V and pulse voltage is -10V at oxygen partial pressure of 4 vol%
  • Reverse voltage at 0.5% oxygen partial pressure is 0.5V
  • pulse voltage is 2.5V
  • the reverse voltage is 0 V and the pulse voltage is 1 V at an oxygen partial pressure of 20 vol%.
  • Reverse voltage is 0V and pulse voltage is 1V when oxygen partial pressure is 30% by volume
  • Correction coefficient (Xr ⁇ Xp) / Xr
  • Xr is the depletion layer width at the reverse voltage V R
  • Xp means the depletion layer width at the time of the pulse voltage V P.
  • FIGS. 4 and 5 and Table 1 These results are shown in FIGS. 4 and 5 and Table 1.
  • % means volume%.
  • FIG. 4 is a graph showing the results of Id-Vg characteristics when an IZTO film is formed at respective oxygen partial pressures of 4 volume%, 10 volume%, 20 volume%, and 30 volume%.
  • FIG. 5 is a graph plotting the results of defect density and mobility at each oxygen partial pressure. In FIG. 5, ⁇ indicates the result of defect density, and ⁇ indicates the result of mobility.
  • FIG. 4 The horizontal axis of FIG. 4 is Vg (V), and the vertical axis is Id (A).
  • Vg V
  • Id A
  • 1.0E-10 means 1.0 ⁇ 10 ⁇ 10 .
  • the transistor characteristics when the oxygen partial pressure is 20% by volume and 30% by volume seem to be the same.
  • the defect density and mobility at each oxygen partial pressure vary greatly. Specifically, it can be seen that in the range of 4 to 30% by volume of oxygen in this example, the defect density decreases as the oxygen partial pressure during IZTO film formation increases. On the other hand, the mobility showed a maximum value when the oxygen partial pressure was 20% by volume, and thereafter a tendency to decrease was observed.
  • the oxygen partial pressure to 15% by volume or more, preferably 20% by volume or more and 30% by volume or less, high mobility while maintaining a low defect density. It can be seen that it can be secured.
  • the defect density in managing the mobility of the TFT. If the oxygen partial pressure during the IZTO film formation is appropriately controlled as in the present invention, a low defect density and a high movement are obtained. It was proved that a TFT having the same degree can be obtained.

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Abstract

　本発明に係る薄膜トランジスタの半導体層用酸化物は、酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎからなり、酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧が１５体積％以上であり、酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足する。

Description

薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
　本発明は、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと呼ぶ場合がある。）の半導体層用酸化物、薄膜トランジスタ、および表示装置に関する。詳細には、液晶ディスプレイや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの表示装置に好適に用いられるＴＦＴの半導体層用酸化物、上記半導体層用酸化物を備えたＴＦＴ、および上記ＴＦＴを備えた表示装置に関する。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できる。そのため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　酸化物半導体のなかでも、インジウム、亜鉛、スズ、および酸素からなるアモルファス酸化物（Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）は、高いキャリア移動度を有するため、ＴＦＴの半導体層に好適に用いられる。
　酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、半導体層中の欠陥密度を低減することも非常に重要である。
　例えば特許文献１には、酸化物半導体の不均一な組成による欠陥を低減し、酸化物半導体のトランスファ特性を改善するため、酸化物半導体からなる半導体基体を、水素プラズマまたは水素ラジカルに曝した後、上記半導体基体を水蒸気雰囲気に曝す方法が開示されている。
特開２０１１－１７１５１６号公報
　本発明の目的は、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することにある。本発明の他の目的は、上記半導体層用酸化物を備えた薄膜トランジスタ、および表示装置を提供することにある。
　上記課題を解決し得た本発明に係る薄膜トランジスタの半導体層用酸化物は、薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物を構成する金属元素は、Ｉｎ、Ｚｎ、およびＳｎからなり、前記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧が１５体積％以上であると共に、前記酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足するところに要旨を有する。
　本発明の好ましい実施形態において、上記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０の関係を満足する。
　本発明の好ましい実施形態において、上記酸素分圧は４０体積％以下である。
　本発明には、上記のいずれかの半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。
　更に本発明には、上記の薄膜トランジスタを備えた表示装置も含まれる。
　本発明によれば、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することができる。本発明の半導体層用酸化物を備えた薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
図１は、本発明の薄膜トランジスタを説明するための概略断面図である。 図２は、実施例において、ＩＣＴＳ法による欠陥密度の測定に用いたＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造素子を説明するための概略断面図である。 図３は、実施例において、ＩＣＴＳ測定における４体積％、１０体積％、２０体積％、および３０体積％の各酸素分圧のリバース電圧とパルス電圧を決定するためのＣ（容量）－Ｖ（電圧）曲線である。 図４は、実施例において、成膜時の酸素分圧を４～３０体積％の範囲で変化させたときのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の結果を示すグラフである。 図５は、実施例において、成膜時の酸素分圧と、欠陥密度または移動度の関係を示すグラフである。
　本発明者らは、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供するため、特に当該酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎであるＩｎ－Ｚｎ－Ｓｎ－Ｏ（ＩＺＴＯ）について検討を行なった。欠陥密度の測定は、ＩＣＴＳ法（Ｉｓｏｔｈｅｒｍａｌ　Ｃａｐａｃｉｔａｎｃｅ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｔｒｏｓｃｏｐｙ、等温容量過渡分光法）を用いて行なった。
　その結果、従来のようにＴＦＴのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）を測定し、移動度を算出するだけでは不充分であった。詳細には一見したところＩｄ－Ｖｇ特性が同じように見えるＴＦＴ同士であっても、ＩＣＴＳ法によって欠陥密度を測定すると、その大きさが相違する場合があり、それに伴って移動度も変化することが判明した。すなわち、移動度を制御するうえで、欠陥密度を正しく把握することが不可欠であることが判明した。
　そこで更に検討を重ねた結果、ＩＺＴＯを成膜するときの酸素分圧を適切に制御すれば、高い移動度と低い欠陥密度を両方達成できることを見出し、本発明を完成した。
　ここで、欠陥密度の測定に用いられるＩＣＴＳ法について簡単に説明する。
　ＩＣＴＳ法は、容量過渡分光法（Ｃａｐａｃｉｔａｎｃｅ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）の一種であり、半導体層中に含まれる不純物原子や欠陥が作る局在電位、例えば界面トラップ、バルクトラップを精度良く測定する手法の一つとして知られている。容量過渡分光法は、空乏層幅が接合容量Ｃの時間変化Ｃ（ｔ）の逆数に対応することから、Ｃ（ｔ）の過渡容量を測定することにより局在準位の情報を得るものである。過渡容量の測定方法としては、上記ＩＣＴＳ法のほかに、ＤＬＴＳ法（Ｄｅｅｐ　Ｌｅｖｅｌ　Ｔｒａｎｓｉｅｎｔ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）が挙げられる。両者は測定原理が同一であるが、測定方法が相違する。ＤＬＴＳ法では、試料温度を変化させながらＤＬＴＳ信号を得るのに対し、ＩＣＴＳ法は一定温度下で印加パルスを変調して放出時定数を変化させることによりＤＬＴＳ信号と同様の情報を得るものである。これまで、ＩＺＴＯなどの半導体層用酸化物の欠陥密度を、ＩＣＴＳ法によって詳細に測定し、欠陥密度を小さくしつつ高い移動度を得る技術は提案されていない。
　以下、本発明について詳しく説明する。
　上述したとおり、本発明に係る薄膜トランジスタの半導体層用酸化物は、上記酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎからなり、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧は１５体積％以上である。更に上記酸化物（ＩＺＴＯ）の欠陥密度は７．５×１０15ｃｍ-3以下と非常に低く、且つ、移動度は１５ｃｍ2／Ｖｓ以上と非常に高いレベルを満足するところに本発明の特徴がある。本発明で対象とするＩＺＴＯの場合、当該酸化物の特性上、もともと高い移動度を有するが、本発明のようなＩＺＴＯ成膜時の酸素分圧の適切な制御による欠陥密度の低減によって、移動度を、一層高いレベルまで引き上げることができる。
　上記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０を満足することが好ましい。
　上記金属元素の作用の概略は以下のとおりである。
　まず、Ｉｎは、キャリアを多くして移動度を高める作用を有する。［Ｉｎ］は、好ましくは１以上、より好ましくは５以上、更に好ましくは１０以上である。但し、Ｉｎ量が多くなると、キャリアが多くなり過ぎて導体化するほか、ストレスに対する安定性が低下する。［Ｉｎ］は、好ましくは３０以下であり、より好ましくは２０以下である。
　Ｓｎは、ウェットエッチング性など、酸化物半導体層の薬液耐性を向上させる作用を有する。薬液耐性を向上する観点からは、Ｓｎ量は多いほど良い。好ましくは１以上、より好ましくは１０以上、更に好ましくは２０以上である。但し、Ｓｎ量が多くなると、エッチング加工性が低下するため、その上限は、好ましくは３０以下、より好ましくは２７以下、更に好ましくは２５以下である。
　Ｚｎは、アモルファス構造の安定化に寄与すると考えられている。また、Ｚｎはストレスに対する安定性向上にも寄与するためＺｎ量は、多いほど良い。好ましくは５０以上、より好ましくは５３以上、更に好ましくは５５以上である。但し、Ｚｎ量が多くなると、酸化物半導体薄膜が結晶化したり、エッチング時に残渣が発生するため、Ｚｎ量は、好ましくは９５以下、より好ましくは８０以下、更に好ましくは６０以下である。
　本発明の酸化物は、欠陥密度：７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足する。欠陥密度は低いほど良く、好ましくは７．０×１０15ｃｍ-3以下、より好ましくは６．５×1015ｃｍ-3以下である。一方、移動度は高い程よく、好ましくは１６ｃｍ2／Ｖｓ以上、より好ましくは１７ｃｍ2／Ｖｓ以上である。
　上記酸化物は、スパッタリング法にてスパッタリングターゲットを用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
　ここで、本発明のように欠陥密度および移動度が適切に制御された酸化物を得るためには、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧、即ち全雰囲気ガスに対する酸素の体積比を１５体積％以上に制御する。酸化物の欠陥密度を出来るだけ小さくするとの観点からすれば、上記酸素分圧は高い程よく、好ましくは２０体積％以上である。但し、酸素分圧が過剰になると、移動度が低下する傾向にあるため、その上限を、４０体積％以下にすることが好ましく、より好ましくは３０体積％以下である。
　本発明には、上記のいずれかに半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。薄膜トランジスタの製造に当たっては、上記のとおり、半導体層成膜時における酸素分圧を制御すること以外は特に限定されず、通常用いられる方法を採用することができる。
　上記半導体層の好ましい膜厚は、おおよそ３０ｎｍ以上である。膜厚が薄いと、十分な動作電流を確保できないほか、スパッタリングによる成膜時にバラツキが生じ、トランジスタ特性に分布が発生する。その結果、最終的には表示ムラなどにつながるなどの問題が発生する。その下限は、より好ましくは３５ｎｍ以上である。一方、その上限は、好ましくは２００ｎｍ以下である。膜厚が厚くなると、ゲート電圧の変化に対して空乏層が十分に広がらない。その結果、トランジスタが、オフしない即ち電流を遮断できないか、またはオフしても、そのオフになるゲート電圧が、通常のゲート電圧より大きく負側にシフトすることになり、ディスプレイ動作に不適である。その上限は、より好ましくは１５０ｎｍ以下、更に好ましくは８０ｎｍ以下である。
　以下、図１のＴＦＴを参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているが、本発明の実施形態はこれに限定されない。本発明は、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴにも適用できる。
　図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上には保護膜５が形成され、その上にソース・ドレイン電極６が形成され、更にその上に表面保護膜７が形成され、最表面には透明導電膜８が形成され、該透明導電膜８は、ソース・ドレイン電極６に電気的に接続されている。上記保護膜５には、例えばシリコン酸化膜（ＳｉＯ2膜）等の絶縁膜が用いられる。
　基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、ＡｌやＣｕの金属薄膜、これらの合金薄膜、または後述する実施例で用いているＭｏ薄膜等が挙げられる。また、ゲート絶縁膜３としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などが代表的に例示される。
　次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述の通りスパッタリング法により成膜することが挙げられる。好ましくは酸化物半導体層４と同組成のスパッタリングターゲットを用いて、ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）スパッタリング法またはＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）スパッタリング法により成膜することが挙げられる。あるいは、コスパッタ法により成膜しても良い。
　酸化物半導体層４の成膜に当たっては、前に詳述したとおり、酸素分圧を１５体積％以上に制御する。
　次に、酸化物半導体層４に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、加熱温度：２５０～３５０℃、加熱時間：１５～１２０分の条件で熱処理（プレアニール）を行ってもよい。好ましくは、加熱温度：３００～３５０℃、加熱時間：６０～１２０分である。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。
　前記プレアニールの後、酸化物半導体層４の表面を保護するため、保護膜５として例えばシリコン酸化膜（ＳｉＯ2膜）を、上述の方法で形成することが挙げられる。
　次いで、酸化物半導体層４と、次に形成するソース・ドレイン電極６とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。
　次に、ソース・ドレイン電極６を形成する。ソース・ドレイン電極６の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極２と同様に、ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のようにＭｏ薄膜を用いても良い。
　ソース・ドレイン電極６の形成方法として、例えばマグネトロンスパッタリング法により金属薄膜を成膜した後、リフトオフ法で形成することが挙げられる。
　次に、ソース・ドレイン電極６の上に表面保護膜（絶縁膜）７を形成する。該表面保護膜７は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で成膜することが挙げられる。前記表面保護膜７としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはこれらの積層膜が挙げられる。
　次に、フォトリソグラフィ、およびドライエッチングにより、前記表面保護膜７にコンタクトホールを形成した後、透明導電膜８を形成する。該透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
　本発明には、上記ＴＦＴを備えた表示装置も含まれる。上記表示装置としては、例えば、液晶ディスプレイや有機ＥＬディスプレイなどが挙げられる。
　本願は、２０１３年３月８日に出願された日本国特許出願第２０１３－４７３４７号に基づく優先権の利益を主張するものである。２０１３年３月８日に出願された日本国特許出願第２０１３－４７３４７号の明細書の全内容が、本願に参考のため援用される。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１
　本実施例では、以下のようにしてＴＦＴを作製し、移動度、およびＩＣＴＳ法により欠陥密度を測定した。本実施例に用いたＴＦＴは、前述した図１において、酸化物半導体層（ＩＺＴＯ薄膜）の表面を保護するための保護膜がないこと以外は、図１の構成と同じである。
　まず、ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極用薄膜として膜厚１００ｎｍのＭｏ薄膜を成膜し、公知の方法でパターニングしてゲート電極を得た。上記Ｍｏ薄膜は、純Ｍｏスパッタリングターゲットを使用し、ＲＦスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。
　次に、ゲート絶縁膜として２５０ｎｍのＳｉＯ2膜を成膜した。上記ゲート絶縁膜の成膜は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３２０℃の条件で成膜した。
　次いで、酸化物半導体層としてＩＺＴＯ薄膜を、下記の成膜条件で、ＩＺＴＯスパッタリングターゲットを用いてスパッタリング法により成膜した。上記ＩＺＴＯ薄膜の膜厚は４０ｎｍ、組成は原子比でＩｎ：Ｚｎ：Ｓｎ＝２０：５６．７：２３．３であった。
　（ＩＺＴＯ薄膜の成膜条件）
スパッタリング装置：（株）アルバック製「ＣＳ－２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：[Ｏ2／（Ａｒ＋Ｏ2）]×１００＝４体積％、１０体積％、２０体積％、３０体積％
　上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ＩＴＯ－０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を４０℃とした。
　上記のようにして酸化物半導体層をパターニングした後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気中、大気圧下にて、３５０℃で１時間行った。
　次に、純Ｍｏを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、膜厚１００ｎｍのＭｏ薄膜をＤＣスパッタリング法により成膜した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
　このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための表面保護膜を形成した。上記表面保護膜として、膜厚２００ｎｍのＳｉＯ2膜と膜厚１５０ｎｍのＳｉＮ膜の合計膜厚３５０ｎｍの積層膜を形成した。上記ＳｉＯ2膜およびＳｉＮ膜の形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、ＳｉＯ2膜、ＳｉＮ膜の順に形成した。上記ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、上記ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。成膜温度は、膜厚２００ｎｍのＳｉＯ2膜のうち最初の１００ｎｍを２３０℃とし、それ以降は、残りの膜厚１００ｎｍのＳｉＯ2膜、および膜厚１５０ｎｍのＳｉＮ膜のいずれも１５０℃とした。成膜パワーはすべて、１００Ｗとした。
　次に、フォトリソグラフィおよびドライエッチングにより、上記表面保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成し、ＴＦＴを作製した。
　このようにして得られた各ＴＦＴを用い、トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）、電界効果移動度、および欠陥密度を測定した。
　（１）トランジスタ特性の測定
　トランジスタ特性（ＴＦＴ特性）の測定は、Ａｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。測定は、試料のコンタクトホールへプローブをあてるようにして行った。詳細な測定条件は以下のとおりである。
　　ソース電圧：０Ｖ
　　ドレイン電圧：１０Ｖ
　　ゲート電圧：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
　　基板温度：室温
　（２）電界効果移動度μFE
　電界効果移動度μFEは、ＴＦＴ特性からＶｄ＞Ｖｇ－Ｖthである飽和領域にて導出した。飽和領域ではＶｇ、Ｖthをそれぞれゲート電圧、しきい値電圧、Ｉｄをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）から電界効果移動度μFEを導出した。
Figure JPOXMLDOC01-appb-M000001
　（３）ＩＣＴＳ法による欠陥密度の測定 
　ＩＣＴＳ法は、逆バイアス状態の半導体接合部に順方向パルスを印加することにより電子トラップが捕獲され、再び逆バイアス状態に戻ったとき、トラップされた電子が熱的励起過程により放出される過程を、接合容量の過渡変化として検出し、トラップの性質を調べるものである。本実施例では、図２のＭＩＳ構造素子を用いてＩＣＴＳ法による欠陥密度を測定した。ここで、上記ＭＩＳを構成する電極の面積はφ１ｍｍとした。具体的な測定条件は以下の通りである。なお、図２中、１Ａはガラス基板、２ＡはＭｏ電極、３はゲート絶縁膜、４は酸化物半導体層、９はφ１ｍｍＭｏ電極、１０Ａと１０Ｂは保護膜を示す。
ＩＣＴＳ測定装置：ＰｈｙｓＴｅｃｈ製ＦＴ１０３０　ＨＥＲＡ－ＤＬＴＳ
測定温度：２１０Ｋ
リバース電圧：図３に記載
パルス電圧：図３に記載
パルス時間：１００ｍｓｅｃ
測定周波数：１ＭＨｚ
測定時間：５×１０-4ｓｅｃ～１０ｓｅｃ
　ここで、４体積％、１０体積％、２０体積％、および３０体積％の各酸素分圧におけるリバース電圧およびパルス電圧は、図３のＣ（容量）－Ｖ（電圧）曲線に示す電圧値とした。詳細は以下のとおりである。図３中、点線の区間が変化した空乏層幅に対応する。図３中、％は体積％を意味する。
　　酸素分圧４体積％におけるリバース電圧は－１７Ｖ、パルス電圧は－１０Ｖ
　　酸素分圧１０体積％におけるリバース電圧は０．５Ｖ、パルス電圧は２．５Ｖ
　　酸素分圧２０体積％におけるリバース電圧は０Ｖ、パルス電圧は１Ｖ
　　酸素分圧３０体積％におけるリバース電圧は０Ｖ、パルス電圧は１Ｖ
　上記測定時間中に変化したΔＣの大きさから算出した欠陥密度を、下式で表される補正係数で割った値を、本実施例における欠陥密度とした。
　　　　補正係数＝（Ｘｒ－Ｘｐ）／Ｘｒ
　　　　　式中、Ｘｒはリバース電圧ＶRのときの空乏層幅、
　　　　　　　　Ｘｐは、パルス電圧ＶPのときの空乏層幅を、それぞれ意味する。
　これらの結果を図４、図５、および表１に示す。図４、図５、および表１中、％は体積％を意味する。
　図４は、４体積％、１０体積％、２０体積％、３０体積％の各酸素分圧でＩＺＴＯ膜を成膜したときのＩｄ－Ｖｇ特性の結果を示すグラフである。図５は、各酸素分圧における、欠陥密度および移動度の結果をプロットした図である。図５中、○は欠陥密度の結果を示し、■は移動度の結果を示す。
Figure JPOXMLDOC01-appb-T000002
　まず、図４を参照する。図４の横軸はＶｇ（Ｖ）、縦軸はＩｄ（Ａ）である。図４中、例えば１．０Ｅ－１０は、１．０×１０-10を意味する。図４に示すように、例えば酸素分圧が２０体積％および３０体積％のときのトランジスタ特性は、一見同じように見える。
　ところが、実際には、図５および表１に示すように、各酸素分圧における欠陥密度および移動度は大きく変化する。詳細には、本実施例における４～３０体積％の酸素分圧の範囲では、ＩＺＴＯ成膜時における酸素分圧が増加するにつれ、欠陥密度は減少することが分かる。一方、移動度は、酸素分圧が２０体積％のときに最大値を示し、その後は、減少する傾向が見られた。
　よって、本実施例の測定条件によれば、酸素分圧を１５体積％以上、好ましくは２０体積％以上で、３０体積％以下に制御することによって、欠陥密度を低く維持しつつ、高い移動度も確保できることが分かる。
　このようにＴＦＴの移動度を管理するうえで欠陥密度を算出することは極めて重要であり、本発明のようにＩＺＴＯ成膜時の酸素分圧を適切に制御すれば、低い欠陥密度と高い移動度を兼ね備えたＴＦＴが得られることが実証された。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　酸化物半導体層
　５　保護膜（ＳｉＯ2膜）
　６　ソース・ドレイン電極
　７　表面保護膜（絶縁膜）
　８　透明導電膜
　１Ａ　ガラス基板
　２Ａ　Ｍｏ電極
　９　φ１ｍｍＭｏ電極
　１０Ａ、１０Ｂ　保護膜

Claims (5)

  1. 　薄膜トランジスタの半導体層に用いられる酸化物であって、
    　前記酸化物を構成する金属元素は、Ｉｎ、Ｚｎ、およびＳｎからなり、
    　前記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧が１５体積％以上であり、
    　前記酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足することを特徴とする薄膜トランジスタの半導体層用酸化物。
  2. 　前記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、以下の関係を満足する請求項１に記載の半導体層用酸化物。
    　　１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０
  3. 　前記酸素分圧が４０体積％以下である請求項１または２に記載の半導体層用酸化物。
  4. 　請求項３に記載の半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタ。
  5. 　請求項４に記載の薄膜トランジスタを備えた表示装置。
PCT/JP2014/054958 2013-03-08 2014-02-27 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 WO2014136659A1 (ja)

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