KR102230550B1 - 박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터 및 표시 장치 Download PDF

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Abstract

본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은, 산화물을 구성하는 금속 원소가 In, Zn, 및 Sn으로 이루어지고, 산화물을 박막 트랜지스터의 반도체층에 성막할 때의 산소 분압이 15 체적% 이상이며, 산화물의 결함 밀도는 7.5×1015 cm―3 이하, 이동도는 15 ㎠/Vs 이상을 만족시킨다.

Description

박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터 및 표시 장치{OXIDE FOR SEMICONDUCTOR LAYER OF THIN FILM TRANSISTOR, THIN FILM TRANSISTOR, AND DISPLAY DEVICE}
본 발명은, 박막 트랜지스터(Thin Film Transistor, 이하 TFT라고 하는 경우가 있음)의 반도체층용 산화물, 박막 트랜지스터, 및 표시 장치에 관한 것이다. 상세하게는, 액정 디스플레이나 유기 EL(Electro Luminescence) 디스플레이 등의 표시 장치에 바람직하게 사용되는 TFT의 반도체층용 산화물, 상기 반도체층용 산화물을 구비한 TFT, 및 상기 TFT를 구비한 표시 장치에 관한 것이다.
아몰퍼스[비정질(非晶質)] 산화물 반도체는, 범용의 아몰퍼스 실리콘(a―Si)에 비해 높은 캐리어(carrier) 이동도를 가지고, 광학 밴드 갭이 커서, 저온에서 성막할 수 있다. 그러므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에 대한 적용이 기대되고 있다.
산화물 반도체 중에서도, 인듐, 아연, 주석, 및 산소로 이루어지는 아몰퍼스 산화물(In―Zn―Sn―O, 이하 「IZTO」라고 하는 경우가 있음)은, 높은 캐리어 이동도를 가지므로, TFT의 반도체층에 바람직하게 사용된다.
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 캐리어 농도(이동도)가 높을뿐 아니라, 반도체층 중의 결함 밀도를 저감시키는 것도 매우 중요하다.
예를 들면, 특허 문헌 1에는, 산화물 반도체의 불균일한 조성(組成)에 의한 결함을 저감하고, 산화물 반도체의 트랜스퍼 특성을 개선하기 위한, 산화물 반도체로 이루어지는 반도체 기체(基體)를, 수소 플라즈마 또는 수소 래디컬로 노출한 후, 상기 반도체 기체를 수증기 분위기에 노출하는 방법이 개시되어 있다.
일본 공개특허 제2011―171516호 공보
본 발명의 목적은, 이동도가 높고, 또한 결함 밀도가 저감된 박막 트랜지스터의 반도체층용 산화물을 제공하는 것에 있다. 본 발명의 다른 목적은, 상기 반도체층용 산화물을 구비한 박막 트랜지스터, 및 표시 장치를 제공하는 것에 있다.
상기 문제점을 해결한 본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은, 박막 트랜지스터의 반도체층에 사용되는 산화물로서, 상기 산화물을 구성하는 금속 원소는, In, Zn, 및 Sn으로 이루어지고, 상기 산화물을 박막 트랜지스터의 반도체층에 성막할 때의 산소 분압(分壓)이 15 체적% 이상인 동시에, 상기 산화물의 결함 밀도는 7.5×1015cm―3 이하, 이동도는 15 ㎠/Vs 이상을 만족시키는 것을 요지로 한다.
본 발명의 바람직한 실시형태에 있어서, 상기 산화물은, 산소를 제외하고 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], 및 [Sn]이라고 했을 때, 1≤[In], 50≤[Zn]≤95, 1≤[Sn]≤30의 관계를 만족시킨다.
본 발명의 바람직한 실시형태에 있어서, 상기 산소 분압은 40 체적% 이하이다.
본 발명에는, 상기한 어느 하나의 반도체층용 산화물을 박막 트랜지스터의 반도체층에 구비한 박막 트랜지스터도 포함된다.
또한, 본 발명에는, 상기한 박막 트랜지스터를 구비한 표시 장치도 포함된다.
본 발명에 의하면, 이동도가 높고, 또한 결함 밀도가 저감된 박막 트랜지스터의 반도체층용 산화물을 제공할 수 있다. 본 발명의 반도체층용 산화물을 구비한 박막 트랜지스터를 이용하면, 신뢰성이 높은 표시 장치를 얻을 수 있다.
도 1은, 본 발명의 박막 트랜지스터를 설명하기 위한 개략 단면도(斷面圖)이다.
도 2는, 실시예에 있어서, ICTS법에 의한 결함 밀도의 측정에 사용한 MIS(Metal Insulator Semiconductor) 구조 소자를 설명하기 위한 개략 단면도이다.
도 3은, 실시예에 있어서, ICTS 측정에서의 4 체적%, 10 체적%, 20 체적%, 및 30 체적%의 각 산소 분압의 리버스 전압과 펄스 전압을 결정하기 위한 C(용량)―V(전압) 곡선이다.
도 4는, 실시예에 있어서, 성막 시의 산소 분압을 4∼30 체적%의 범위에서 변화시켰을 때의 드레인 전류―게이트 전압 특성(Id―Vg 특성)의 결과를 나타낸 그래프이다.
도 5는, 실시예에 있어서, 성막 시의 산소 분압과, 결함 밀도 또는 이동도의 관계를 나타낸 그래프이다.
본 발명자들은, 이동도가 높고, 또한 결함 밀도가 저감된 박막 트랜지스터의 반도체층용 산화물을 제공하기 위해, 특히 상기 산화물을 구성하는 금속 원소가 In, Zn, 및 Sn인 In―Zn―Sn―O(IZTO)에 대하여 검토를 행하였다. 결함 밀도의 측정은, ICTS법(Isothermal Capacitance Transient Spectroscopy; 등온 용량 과도 분광법)을 이용하여 행하였다.
그 결과, 종래와 같이 TFT의 드레인 전류―게이트 전압 특성(Id―Vg 특성)을 측정하고, 이동도를 산출하는 것만으로는 불충분했다. 상세하게는 일견 보았을 때 Id―Vg 특성이 동일하게 보이는 TFT끼리라도, ICTS법에 의해 결함 밀도를 측정하면, 그 크기가 상위한 경우가 있고, 그에 따라 이동도도 변화하는 것이 판명되었다. 즉, 이동도를 제어하는 데 더하여, 결함 밀도를 정확하게 파악하는 것이 불가결한 것이 판명되었다.
그래서, 다시 검토를 거듭한 결과, IZTO를 성막할 때의 산소 분압을 적절히 제어하면, 높은 이동도와 낮은 결함 밀도 양쪽을 달성할 수 있는 것을 발견하고, 본 발명을 완성했다.
여기서, 결함 밀도의 측정에 사용되는 ICTS법에 대하여 간단하게 설명한다.
ICTS법은, 용량 과도 분광법(Capacitance Transient Spectroscopy)의 일종이며, 반도체층 중에 포함되는 불순물 원자나 결함이 만드는 국재(局在) 전위, 예를 들면, 계면 트랩, 벌크 트랩을 양호한 정밀도로 측정하는 방법 중 하나로서 알려져 있다. 용량 과도 분광법은, 공핍층(空乏層) 폭이 접합 용량(C)의 시간 변화 C(t)의 역수(逆數)에 대응하므로, C(t)의 과도 용량을 측정함으로써 국재 준위의 정보를 얻는 것이다. 과도 용량의 측정 방법으로서는, 상기 ICTS법 이외에, DLTS법(Deep Level Transient Spectroscopy)을 들 수 있다. 양자는 측정 원리가 동일하지만, 측정 방법이 상위하다. DLTS법에서는, 시료 온도를 변화시키면서 DLTS 신호를 얻는 데 대하여, ICTS법은 일정 온도 하에서 인가 펄스를 변조하여 방출 시정수를 변화시킴으로써 DLTS 신호와 동일한 정보를 얻는 것이다. 지금까지, IZTO 등의 반도체층용 산화물의 결함 밀도를, ICTS법에 의해 상세하게 측정하고, 결함 밀도를 작게 하면서 높은 이동도를 얻는 기술은 제안되어 있지 않다.
이하, 본 발명에 대하여 상세하게 설명한다.
전술한 바와 같이, 본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은, 상기 산화물을 구성하는 금속 원소가 In, Zn, 및 Sn으로 이루어지고, 상기 산화물을 박막 트랜지스터의 반도체층에 성막할 때의 산소 분압은 15 체적% 이상이다. 또한 상기 산화물(IZTO)의 결함 밀도는 7.5×1015 cm―3 이하로 매우 낮고, 또한 이동도는 15 ㎠/Vs 이상으로 매우 높은 레벨을 만족시키는 것에 본 발명의 특징이 있다. 본 발명에서 대상으로 하는 IZTO의 경우, 상기 산화물의 특성 상, 원래 높은 이동도를 가지지만, 본 발명과 같은 IZTO 성막 시의 산소 분압의 적절한 제어에 의한 결함 밀도의 저감에 의해, 이동도를, 한층 높은 레벨까지 끌어올릴 수가 있다.
상기 산화물은, 산소를 제외하고 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], 및 [Sn]이라고 했을 때, 1≤[In], 50≤[Zn]≤95, 1≤[Sn]≤30을 만족시키는 것이 바람직하다.
상기 금속 원소의 작용의 개략은 이하와 같다.
먼저, In은, 캐리어를 많게 하여 이동도를 높이는 작용을 가진다. [In]은, 바람직하게는 1 이상, 더욱 바람직하게는 5 이상, 더욱 바람직하게는 10 이상이다. 단, In량이 많아지면, 캐리어가 너무 많아지게 되어, 도체화(導體化)하는 것 외에, 스트레스에 대한 안정성이 저하된다. [In]은, 바람직하게는 30 이하이며, 더욱 바람직하게는 20 이하이다.
Sn은, 웨트 에칭성 등, 산화물 반도체층의 약액 내성(耐性)을 향상시키는 작용을 가진다. 약액 내성을 향상시키는 관점에서는, Sn량은 많을수록 바람직하다. 바람직하게는 1 이상, 더욱 바람직하게는 10 이상, 더욱 바람직하게는 20 이상이다. 단, Sn량이 많아지면, 에칭 가공성이 저하되므로, 그 상한은, 바람직하게는 30 이하, 더욱 바람직하게는 27 이하, 더욱 바람직하게는 25 이하이다.
Zn은, 아몰퍼스 구조의 안정화에 기여하는 것으로 생각되고 있다. 또한, Zn은 스트레스에 대한 안정성 향상에도 기여하므로, Zn량은 많을수록 바람직하다. 바람직하게는 50 이상, 더욱 바람직하게는 53 이상, 더욱 바람직하게는 55 이상이다. 단, Zn량이 많아지면, 산화물 반도체 박막이 결정화(結晶化)되거나, 에칭 시에 잔사(殘渣)가 발생하므로, Zn량은, 바람직하게는 95 이하, 더욱 바람직하게는 80 이하, 가장 바람직하게는 60 이하이다.
본 발명의 산화물은, 결함 밀도: 7.5×1015cm―3 이하, 이동도는 15 ㎠/Vs 이상을 만족시킨다. 결함 밀도는 낮을수록 바람직하고, 바람직하게는 7.0×1015cm―3 이하, 더욱 바람직하게는 6.5×1015cm―3 이하이다. 한편, 이동도는 높은 적당하고, 바람직하게는 16 ㎠/Vs 이상, 더욱 바람직하게는 17 ㎠/Vs 이상이다.
상기 산화물은, 스퍼터링법에 의해 스퍼터링 타겟을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 의하면, 성분이나 막 두께의 막면 내 균일성이 우수한 박막을 용이하게 형성할 수 있다.
여기서, 본 발명과 같이 결함 밀도 및 이동도가 적절히 제어된 산화물을 얻기 위해서는, 상기 산화물을 박막 트랜지스터의 반도체층에 성막할 때의 산소 분압, 즉 전체 분위기 가스에 대한 산소의 체적비를 15 체적% 이상으로 제어한다. 산화물의 결함 밀도를 가능한 한 작게 한다는 관점에서 보면, 상기 산소 분압은 높을수록 바람직하고, 바람직하게는 20 체적% 이상이다. 단, 산소 분압이 과잉으로 되면 이동도가 저하되는 경향이 있으므로, 그 상한을, 40 체적% 이하로 하는 것이 바람직하고, 더욱 바람직하게는 30 체적% 이하이다.
본 발명에는, 상기한 것 중 어느 하나에 반도체층용 산화물을 박막 트랜지스터의 반도체층에 구비한 박막 트랜지스터도 포함된다. 박막 트랜지스터의 제조에 있어서는, 상기한 바와 같이, 반도체층 성막 시에서의 산소 분압을 제어하는 것 이외에는 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다.
상기 반도체층의 바람직한 막 두께는, 대체로 30㎚ 이상이다. 막 두께가 얇으면, 충분한 동작 전류를 확보할 수 없는 것 외에, 스퍼터링에 의한 성막 시에 불균일이 생겨, 트랜지스터 특성에 분포가 발생한다. 그 결과, 최종적으로는 표시 불균일 등으로 이어지는 등의 문제가 발생한다. 그 하한은, 더욱 바람직하게는 35㎚ 이상이다. 한편, 그 상한은, 바람직하게는 200㎚ 이하이다. 막 두께가 두꺼워지면, 게이트 전압의 변화에 대하여 공핍층이 충분히 넓어지지 않는다. 그 결과, 트랜지스터가, 오프(off)하지 않는 즉 전류를 차단할 수 없거나, 또는 오프해도, 그 오프로 되는 게이트 전압이, 통상의 게이트 전압보다 크게 마이너스측으로 시프트하게 되어, 디스플레이 동작에 부적합하다. 그 상한은, 더욱 바람직하게는 150㎚ 이하, 더욱 바람직하게는 80㎚ 이하이다.
이하, 도 1의 TFT를 참조하면서, 상기 TFT의 제조 방법의 실시형태를 설명한다. 도 1 및 이하의 제조 방법은, 본 발명의 바람직한 실시형태의 일례를 나타낸 것이며, 이에 한정하는 취지는 아니다. 예를 들면, 도 1에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만, 본 발명의 실시형태는 이에 한정되지 않는다. 본 발명은, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순차로 구비하는 탑 게이트형의 TFT에도 적용할 수 있다.
도 1에 나타낸 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 상에는 보호막(5)이 형성되고, 그 위에 소스·드레인 전극(6)이 형성되고, 다시 그 위에 표면 보호막(7)이 형성되고, 최표면에는 투명 도전막(8)이 형성되고, 상기 투명 도전막(8)은, 소스·드레인 전극(6)에 전기적으로 접속되어 있다. 상기 보호막(5)에는, 예를 들면, 실리콘 산화막(SiO2막) 등의 절연막이 사용된다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들면, 게이트 전극(2)으로서, Al이나 Cu의 금속 박막, 이들의 합금 박막, 또는 후술하는 실시예에서 사용하고 있는 Mo 박막 등을 들 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막) 등이 대표적으로 예시된다.
이어서, 산화물 반도체층(4)을 형성한다. 산화물 반도체층(4)은, 전술한 바와 같이 스퍼터링법에 의해 성막하는 것을 들 수 있다. 바람직하게는 산화물 반도체층(4)과 동 조성의 스퍼터링 타겟을 사용하여, DC(Direct Current) 스퍼터링법 또는 RF(Radio Frequency) 스퍼터링법에 의해 성막하는 것을 들 수 있다. 또는, 코스퍼터(co-sputter)법에 의해 성막해도 된다.
산화물 반도체층(4)의 성막에 있어서는, 전술한 바와 같이, 산소 분압을 15 체적% 이상으로 제어한다.
다음에, 산화물 반도체층(4)에 대하여, 포토리소그라피 및 웨트 에칭에 의해 패터닝을 행한다. 패터닝의 직후에, 산화물 반도체층(4)의 막질(膜質) 개선을 위해, 예를 들면, 가열 온도: 250∼350℃, 가열 시간: 15∼120분의 조건 하에서 열처리(프리어닐)를 행해도 된다. 바람직하게는, 가열 온도: 300∼350℃, 가열 시간: 60∼120분이다. 이로써, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상된다.
상기 프리어닐 후에, 산화물 반도체층(4)의 표면을 보호하기 위해, 보호막(5)으로서, 예를 들면, 실리콘 산화막(SiO2막)을, 전술한 방법으로 형성하는 것을 들 수 있다.
이어서, 산화물 반도체층(4)과, 다음에 형성하는 소스·드레인 전극(6)과의 컨택트를 취하기 위해, 포토리소그라피 및 드라이 에칭을 행하여 패터닝을 행한다.
다음에, 소스·드레인 전극(6)을 형성한다. 소스·드레인 전극(6)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들면, 상기 게이트 전극(2)과 마찬가지로, Al이나 Cu 등의 금속 또는 합금을 사용해도 되고, 후술하는 실시예와 같이 Mo 박막을 사용해도 된다.
소스·드레인 전극(6)의 형성 방법으로서, 예를 들면, 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법으로 형성하는 것을 들 수 있다.
다음에, 소스·드레인 전극(6) 상에 표면 보호막(절연막)(7)을 형성한다. 상기 표면 보호막(7)은, 예를 들면, CVD(Chemical Vapor Deposition)법으로 성막하는 것을 들 수 있다. 상기 표면 보호막(7)으로서는, 실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막), 또는 이들의 적층막을 들 수 있다.
다음에, 포토리소그라피, 및 드라이 에칭에 의해, 상기 표면 보호막(7)에 컨택트 홀을 형성한 후, 투명 도전막(8)을 형성한다. 상기 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 사용되는 것을 사용할 수 있다.
본 발명에는, 상기 TFT를 구비한 표시 장치도 포함된다. 상기 표시 장치로서는, 예를 들면, 액정 디스플레이나 유기 EL 디스플레이 등을 들 수 있다.
본원은, 2013년 3월 8일자에 출원된 일본 특허 출원 제2013―47347호에 기초한 우선권을 주장하는 것이다. 2013년 3월 8일자에 출원된 일본 특허 출원 제2013―47347호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 한정되지 않고, 전·후기의 취지에 적합한 범위에서 변경을 가하여 행하는 것도 가능하며, 이들은 모두 본 발명의 기술적 범위에 포함된다.
실시예 1
본 실시예에서는, 다음과 같이 하여 TFT를 제작하고, 이동도, 및 ICTS법에 의해 결함 밀도를 측정하였다. 본 실시예에 사용한 TFT는, 전술한 도 1에 있어서, 산화물 반도체층(IZTO 박막)의 표면을 보호하기 위한 보호막이 없는 것 이외에는, 도 1의 구성과 같다.
먼저, 유리 기판(코닝사 제조 이글 XG, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극용 박막으로서 막 두께 100㎚의 Mo 박막을 성막하고, 공지의 방법으로 패터닝하여 게이트 전극을 얻었다. 상기 Mo 박막은, 순(純)Mo 스퍼터링 타겟을 사용하고, RF 스퍼터링법에 의해, 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2 mTorr의 조건 하에서 성막하였다.
다음에, 게이트 절연막으로서 250㎚의 SiO2막을 성막하였다. 상기 게이트 절연막의 성막은, 플라즈마 CVD법을 이용하고, 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 300W, 성막 온도: 320℃ 조건 하에서 성막하였다.
이어서, 산화물 반도체층으로서 IZTO 박막을, 하기의 성막 조건 하에서, IZTO 스퍼터링 타겟을 사용하여 스퍼터링법에 의해 성막하였다. 상기 IZTO 박막의 막 두께는 40㎚, 조성은 원자비로 In:Zn:Sn= 20:56.7:23.3이었다.
(IZTO 박막의 성막 조건)
스퍼터링 장치: (주) 알백사 제조 「CS―200」
기판 온도: 실온
가스압: 1 mTorr
산소 분압: [O2/(Ar＋O2)]×100= 4 체적%, 10 체적%, 20 체적%, 30 체적%
상기와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그라피 및 웨트 에칭에 의해 패터닝을 행하였다. 웨트 에천트액으로서는, 간토 화학사 제조 「ITO―07 N」(옥살산과 물의 혼합액)를 사용하고, 액체의 온도를 40℃로 하였다.
상기와 같이 하여 산화물 반도체층을 패터닝한 후, 산화물 반도체층의 막질을 향상시키기 위해, 프리어닐 처리를 행하였다. 프리어닐 처리는, 대기 중, 대기압 하에서, 350℃에서 1시간 행하였다.
다음에, 순Mo를 사용하고, 리프트 오프법에 의해 소스·드레인 전극을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, 막 두께 100㎚의 Mo 박막을 DC 스퍼터링법에 의해 성막하였다. 소스·드레인 전극용 Mo 박막의 성막 방법은, 전술한 게이트 전극의 경우와 같다. 이어서, 아세톤액 중에서 초음파 세정기에 걸쳐 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널폭을 200㎛으로 하였다.
이와 같이 하여 소스·드레인 전극을 형성한 후, 산화물 반도체층을 보호하기 위한 표면 보호막을 형성하였다. 상기 표면 보호막으로서, 막 두께 200㎚의 SiO2막과 막 두께 150㎚의 SiN막의 합계 막 두께 350㎚의 적층막을 형성하였다. 상기 SiO2막 및 SiN막의 형성은, 삼코사 제조 「PD―220 NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, SiO2막, SiN막의 순으로 형성하였다. 상기 SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, 상기 SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 성막 온도는, 막 두께 200㎚의 SiO2막 중 최초의 100㎚를 230℃로 하고, 그 이후는, 나머지의 막 두께 100㎚의 SiO2막, 및 막 두께 150㎚의 SiN막의 모두 150℃로 하였다. 성막 파워는 모두, 100W로 하였다.
다음에, 포토리소그라피 및 드라이 에칭에 의해, 상기 표면 보호막에 트랜지스터 특성 평가용 프로빙(probing)을 위한 컨택트 홀을 형성하고, TFT를 제작하였다.
이와 같이 하여 얻어진 각 TFT를 사용하고, 트랜지스터 특성(드레인 전류―게이트 전압 특성, Id―Vg 특성), 전계 효과 이동도, 및 결함 밀도를 측정하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성(TFT 특성)의 측정은, Agilent Technologies사 제조 「4156C」의 반도체 파라미터 애널라이저(analyzer)를 사용하였다. 측정은, 시료의 컨택트 홀에 프로브를 맞추도록 하여 행하였다. 상세한 측정 조건은 이하와 같다.
소스 전압: 0V
드레인 전압: 10V
게이트 전압: ―30V∼30V(측정 간격: 0.25V)
기판 온도: 실온
(2) 전계 효과 이동도 μ FE
전계 효과 이동도 μ FE는, TFT 특성으로부터 Vd>Vg―Vth인 포화 영역에서 도출하였다. 포화 영역에서는 Vg, Vth를 각각 게이트 전압, 임계값 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널폭, Ci를 게이트 절연막의 정전(靜電) 용량, μ FE를 전계 효과 이동도로 하고, μ FE를 하기 식으로부터 도출하였다. 본 실시예에서는, 포화 영역을 만족시키는 게이트 전압 부근에서의 드레인 전류―게이트 전압 특성(Id―Vg 특성)으로부터 전계 효과 이동도 μ FE를 도출하였다.
[수식 1]
Figure 112020114243214-pct00001
(3) ICTS법에 의한 결함 밀도의 측정
ICTS법은, 역바이어스 상태의 반도체 접합부에 순방향 펄스를 인가함으로써 전자 트랩이 포획되고, 다시 역바이어스 상태로 돌아왔을 때, 트랩된 전자가 열적(熱的) 여기(勵起) 과정에 의해 방출되는 과정을, 접합 용량의 과도 변화로서 검출하여, 트랩의 성질을 조사하는 것이다. 본 실시예에서는, 도 2의 MIS 구조 소자를 사용하여 ICTS법에 의한 결함 밀도를 측정하였다. 여기서, 상기 MIS를 구성하는 전극의 면적은 φ1㎜로 하였다. 구체적인 측정 조건은 다음과 같다. 그리고, 도 2 중, 1A는 유리 기판, 2A는 Mo 전극, 3은 게이트 절연막, 4는 산화물 반도체층, 9는φ1㎜ Mo 전극, 10A와 10B는 보호막을 나타낸다.
ICTS 측정 장치: PhysTech사 제조 FT1030 HERA―DLTS
측정 온도: 210 K
리버스 전압: 도 3에 기재
펄스 전압: 도 3에 기재
펄스 시간: 100 msec
측정 주파수: 1 MHz
측정 시간: 5×10―4 sec∼10 sec
여기서, 4 체적%, 10 체적%, 20 체적%, 및 30 체적%의 각 산소 분압에서의 리버스 전압 및 펄스 전압은, 도 3의 C(용량)―V(전압) 곡선으로 나타낸 전압값으로 하였다. 자세한 것은 이하와 같다. 도 3 중, 점선의 구간이 변화된 공핍층 폭에 대응한다. 도 3 중, %는 체적%를 의미한다.
산소 분압 4 체적%에서의 리버스 전압은 ―17V, 펄스 전압은 ―10V
산소 분압 10 체적%에서의 리버스 전압은 0.5V, 펄스 전압은 2.5V
산소 분압 20 체적%에서의 리버스 전압은 0V, 펄스 전압은 1V
산소 분압 30 체적%에서의 리버스 전압은 0V, 펄스 전압은 1V
상기 측정 시간 중에 변화된 ΔC의 크기로부터 산출한 결함 밀도를, 아래 식으로 표현되는 보정 계수로 나눈 값을, 본 실시예에 있어서의 결함 밀도로 하였다.
보정 계수= (Xr―Xp)/Xr
식중, Xr은 리버스 전압 VR일 때의 공핍층 폭,
Xp는, 펄스 전압 VP일 때의 공핍층 폭을, 각각 의미한다.
이들의 결과를 도 4, 도 5, 및 표 1에 나타낸다. 도 4, 도 5, 및 표 1중, %는 체적%를 의미한다.
도 4는, 4 체적%, 10 체적%, 20 체적%, 30 체적%의 각 산소 분압으로 IZTO막을 성막했을 때의 Id―Vg 특성의 결과를 나타낸 그래프이다. 도 5는, 각 산소 분압에서의, 결함 밀도 및 이동도의 결과를 작성한(plot) 도면이다. 도 5 중, ○ 결함 밀도의 결과를 나타내고, ■는 이동도의 결과를 나타낸다.
Figure 112020114243214-pct00002
먼저, 도 4를 참조한다. 도 4의 가로축은 Vg(V), 세로축은 Id(A)이다. 도 4 중, 예를 들면, 1.0E―10은, 1.0×10―10을 의미한다. 도 4에 나타낸 바와 같이, 예를 들면, 산소 분압이 20 체적% 및 30 체적%일 때의 트랜지스터 특성은, 일견 동일하게 보인다.
그런데, 실제로는, 도 5 및 표 1에 나타낸 바와 같이, 각 산소 분압에서의 결함 밀도 및 이동도는 크게 변화한다. 상세하게는, 본 실시예에 있어서의 4∼30 체적%의 산소 분압의 범위에서는, IZTO 성막 시에서의 산소 분압이 증가함에 따라 결함 밀도는 감소하는 것을 알 수 있다. 한편, 이동도는, 산소 분압이 20 체적%일 때 최대값을 나타내고, 그 후에는, 감소하는 경향을 볼 수 있었다.
따라서, 본 실시예의 측정 조건에 의하면, 산소 분압을 15 체적% 이상, 바람직하게는 20 체적% 이상 30 체적% 이하로 제어함으로써, 결함 밀도를 낮게 유지하면서, 높은 이동도도 확보할 수 있는 것을 알 수 있다.
이와 같이 TFT의 이동도를 관리하는 데 더하여 결함 밀도를 산출하는 것은 극히 중요하며, 본 발명과 같이 IZTO 성막 시의 산소 분압을 적절히 제어하면, 낮은 결함 밀도와 높은 이동도를 겸비한 TFT를 얻을 수 있는 것이 실증되었다.
1; 기판
2; 게이트 전극
3; 게이트 절연막
4; 산화물 반도체층
5; 보호막(SiO2막)
6; 소스·드레인 전극
7; 표면 보호막(절연막)
8; 투명 도전막
1A; 유리 기판
2A; Mo 전극
9; φ1㎜ Mo 전극
10A, 10B; 보호막

Claims (5)

  1. 박막 트랜지스터의 반도체층에 사용되는 반도체층용 산화물로서,
    상기 산화물을 구성하는 금속 원소는, In, Zn, 및 Sn으로 이루어지고,
    상기 산화물을 상기 박막 트랜지스터의 반도체층에 성막할 때의 산소 분압 分壓)이 20 체적% 이상 30 체적% 이하이며,
    상기 산화물의 결함 밀도는 7.5×1015cm―3 이하, 이동도는 15 ㎠/Vs 이상을 만족시키는,
    반도체층용 산화물.
  2. 제1항에 있어서,
    상기 산화물은, 산소를 제외하고 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], 및 [Sn]이라고 했을 때, 이하의 관계를 만족시키는, 반도체층용 산화물.
    1≤[In], 50≤[Zn]≤95, 1≤[Sn]≤30
  3. 삭제
  4. 제1항 또는 제2항에 기재된 반도체층용 산화물을 박막 트랜지스터의 반도체층에 구비한 박막 트랜지스터.
  5. 제4항에 기재된 박막 트랜지스터를 구비한 표시 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
KR102106366B1 (ko) 2015-11-25 2020-05-04 가부시키가이샤 아루박 박막 트랜지스터, 산화물 반도체막 및 스퍼터링 타겟
KR20210099706A (ko) 2020-02-04 2021-08-13 삼성디스플레이 주식회사 화소 및 표시장치
KR102525518B1 (ko) 2021-05-10 2023-04-26 한국화학연구원 인돌 화합물, 이를 포함하는 페로브스카이트 화합물 및 이를 함유한 페로브스카이트 전자소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171516A (ja) 2010-02-18 2011-09-01 Tokyo Univ Of Agriculture & Technology 半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法
JP2012104809A (ja) * 2010-10-12 2012-05-31 Idemitsu Kosan Co Ltd 半導体薄膜、薄膜トランジスタ及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889796B1 (ko) * 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
KR101468594B1 (ko) * 2008-07-31 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
US10644163B2 (en) * 2008-08-27 2020-05-05 Idemitsu Kosan Co., Ltd. Semiconductor film comprising an oxide containing in atoms, Sn atoms and Zn atoms
WO2010024034A1 (ja) 2008-08-27 2010-03-04 出光興産株式会社 スパッタリングターゲット及びそれからなる酸化物半導体薄膜
WO2011062043A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101741732B1 (ko) 2010-05-07 2017-05-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2012164963A (ja) 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5645737B2 (ja) * 2011-04-01 2014-12-24 株式会社神戸製鋼所 薄膜トランジスタ構造および表示装置
JP5767015B2 (ja) * 2011-05-10 2015-08-19 出光興産株式会社 薄膜トランジスタ
US8716073B2 (en) * 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
KR101963226B1 (ko) * 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2014175504A (ja) * 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171516A (ja) 2010-02-18 2011-09-01 Tokyo Univ Of Agriculture & Technology 半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法
JP2012104809A (ja) * 2010-10-12 2012-05-31 Idemitsu Kosan Co Ltd 半導体薄膜、薄膜トランジスタ及びその製造方法

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