JP2014067856A - 薄膜トランジスタの酸化物半導体層の製造方法 - Google Patents
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Abstract
【課題】良好なTFT特性(特には高い電界効果移動度)を示す酸化物半導体層を形成するため、比較的低温で成膜できるスパッタリング法を提供する。
【解決手段】酸化物半導体層は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものであり、直流(DC)パルススパッタリング法を用いて、スパッタリングターゲットに印加する電力のデューティー比を60%以下として、薄膜トランジスタの酸化物半導体層を成膜する。
【選択図】なし
【解決手段】酸化物半導体層は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものであり、直流(DC)パルススパッタリング法を用いて、スパッタリングターゲットに印加する電力のデューティー比を60%以下として、薄膜トランジスタの酸化物半導体層を成膜する。
【選択図】なし
Description
本発明は、液晶ディスプレイや有機ELディスプレイなどの表示装置に用いられる薄膜トランジスタ(TFT)における、酸化物半導体層の製造方法に関するものである。
表示装置に用いられる半導体層として、酸化物半導体(層)が注目されている。酸化物半導体層は、汎用のアモルファスシリコン(a−Si)に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体のなかでも、金属元素としてインジウム、ガリウム、亜鉛、およびスズよりなる群から選択される少なくとも一種の元素を含む酸化物が好ましく用いられている。例えばIn含有酸化物半導体(In−Ga−Zn−O、In−Zn−Sn−O、In−Zn−Oなど)が代表的に挙げられる。または、希少金属であるInを含まず材料コストを低減でき、大量生産に適した酸化物半導体として、Zn含有酸化物半導体(Zn−Sn−O、Ga−Zn−Sn−Oなど)も提案されている(例えば特許文献1)。
ところで前記酸化物半導体層の形成には、従来より、スパッタリング法が使用されている。スパッタリング法は、薄膜形成手段として広く用いられており、真空蒸着法やCVD法等の他の成膜手段に対して、緻密で平滑な薄膜が比較的低温のプロセスで得られるという長所がある。前記スパッタリング法の中でも、一般的には、RFスパッタリング法またはDCスパッタリング法で成膜が行われている。
スパッタリング法は、上記の通り、比較的低温のプロセスで得られるというメリットを有する。しかし、酸化物半導体層の特性を高める観点からは、成膜温度等が高い方が好ましく、前記低温プロセスでは、酸化物形成時のダメージを十分回復できず、良好な特性が得られにくいといった問題点がある。
本発明は上記の様な事情に着目してなされたものであって、その目的は、TFTにおける酸化物半導体層の製造方法であって、比較的低温で成膜できるスパッタリング法を用いて、良好な特性を示す酸化物半導体層を得る方法を確立することにある。
上記課題を解決し得た本発明の薄膜トランジスタの酸化物半導体層の製造方法は、直流(DC)パルススパッタリング法を用いて酸化物半導体層を成膜するところに特徴を有する。
前記酸化物半導体層として、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものが挙げられる。
前記直流(DC)パルススパッタリング法において、スパッタリングターゲットに印加する電力のデューティー比は60%以下とすることが好ましい。
本発明によれば、比較的低温で成膜できるスパッタリング法を用いて、良好なTFT特性(特には、高い電界効果移動度(以下、単に「移動度」ということがある))を示す酸化物半導体層を得ることができる。その結果、該酸化物半導体層を含む、特性の優れたTFT、更には、該TFTを含む、大型・高解像度・高速駆動が要求される次世代の表示装置や、耐熱性の低い樹脂基板を用いた表示装置を提供することができる。
本発明者らは、前記課題を解決するために鋭意研究を重ねた。その結果、スパッタリング法において、短時間かつ定期的に大電力を付加できる、直流(DC)パルススパッタリング法(以下、「DCパルススパッタリング法」という)を採用すればよいことを見出し、本発明を完成した。
DCスパッタリング法が、一定の電力を印加し、一定の電圧・電流でスパッタリングを行う方法であるのに対し、DCパルススパッタリング法は、パルス電圧(パルス電力)を与える、即ち、電力をパルス状にして投入しスパッタリングを行う方法である。
該方法によれば、断続的かつ瞬間的に大きな放電電流が流れ、それに伴い成膜雰囲気中のプラズマ密度が高まり、結果として、活性な粒子の密度が高まり(粒子のエネルギーが高まり)、このことが欠陥の少ない良質な膜の形成に寄与していると考えられる。
このDCパルススパッタリング法において、電流をオン/オフする1周期の時間に対する、電流をオンとしている時間の割合を、「デューティー比」とすると、デューティー比=[オン時間/(オン時間+オフ時間)]×100(%)で表される。
従来、薄膜の形成に用いられていたDCパルススパッタリング法では、アーキングの回避など放電安定性を高めるため、上記デューティー比を60%よりも高めることが多かった。これに対し、本発明のDCパルススパッタリング法では、TFT特性における移動度を高める観点から、デューティー比を60%以下とすることが好ましい。より好ましくは50%以下である。しかしデューティー比を過度に低下させると、放電の不安定化を招くおそれがある。よって本発明ではデューティー比を1%以上とすることが好ましい。
本発明のDCパルススパッタリング法において、1周期(電流をオン/オフする1周期)あたり平均的に印加される電力密度を「印加電力密度」と定義する。この印加電力密度が低すぎると、スパッタレート(成膜速度)が遅くなり生産性の低下を招く。よって印加電力密度は1W/cm2以上とすることが好ましく、より好ましくは3W/cm2以上である。
酸化物半導体層のその他の成膜条件(スパッタリング条件)として、基板温度を室温とすることが挙げられる。また酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が1014〜1016cm-3となるように酸素量を添加することが好ましい。
パルス幅、周波数は、デューティー比に応じて、適切に制御すれば良いが、パルス幅は約1μs〜100msの範囲、周波数は1Hz〜100kHzの範囲とすることが挙げられる。
以下、図1を参照しながら、本発明の酸化物半導体層の製造方法を含む、TFTの製造方法の実施形態を説明する。図1および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図1には、ボトムゲート型のTFTを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のTFTであっても良い。
図1に示すように、基板1上にゲート電極2およびゲート絶縁膜3が形成され、その上に酸化物半導体層4が形成されている。酸化物半導体層4上には表面保護膜(絶縁膜でもある。例えばシリコン酸化膜(SiO2膜)等)5が形成され、その上にソース・ドレイン電極6が形成され、更にその上に保護膜7が形成され、最表面には透明導電膜8がソース・ドレイン電極6に電気的に接続されている。
基板1上にゲート電極2およびゲート絶縁膜3を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極2およびゲート絶縁膜3の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極2として、AlやCuの金属薄膜、これらの合金薄膜、または後述する実施例で用いているMo薄膜等が挙げられる。また、ゲート絶縁膜3としては、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)などが代表的に例示される。
次いで酸化物半導体層4を形成する。酸化物半導体層4は、上述の通りDCパルススパッタリング法により成膜する。
酸化物半導体層4に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。本発明では、パターニングの直後に、酸化物半導体層4の膜質改善のために、例えば、加熱温度:150〜400℃(好ましくは250〜350℃)、加熱時間:15〜120分(好ましくは30〜60分)の条件で熱処理(プレアニール)を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
前記プレアニールの後、酸化物半導体層4の表面を保護するため、表面保護膜(エッチストップ層)5として、例えばシリコン酸化膜(SiO2膜)等を、例えばプラズマCVD法等で形成することが挙げられる。
次いで、酸化物半導体層4と、次に形成するソース・ドレイン電極6とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。
それからソース・ドレイン電極6を形成する。ソース・ドレイン電極6の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極2と同様に、AlやCuなどの金属または合金を用いても良いし、後記する実施例のようにMo薄膜を用いても良い。
ソース・ドレイン電極6の形成方法としては、例えばDCマグネトロンスパッタリング法でまず金属薄膜を形成し、この金属薄膜に対し、パターニングを行うことが挙げられる。
次に、ソース・ドレイン電極6の上に保護膜(絶縁膜)7を形成する。保護膜7は、例えばCVD法によって成膜することが挙げられる。保護膜7としては、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)、またはこれらの積層膜が挙げられる。
次に、フォトリソグラフィ、およびドライエッチングにより、保護膜7にコンタクトホールを形成した後、透明導電膜8を形成する。透明導電膜8の種類は特に限定されず、通常用いられるものを使用することができる。
本発明の製造方法を適用できる酸化物半導体層として、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成される酸化物半導体層が挙げられる。
前記金属(In、Ga、Zn、Sn)について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。
具体的にはZnについて、全金属(In、Ga、Zn、Sn)に占めるZnの比率は80原子%以下であることが好ましい。Znの比率が80原子%を超えると、酸化物半導体層が結晶化し、粒界捕獲準位が発生するためキャリア移動度が低下したり、ウェットエッチングによる加工が困難になるなどトランジスタ作製に弊害が生じる。より好ましいZnの比率は70原子%以下である。また、前記金属に占めるZnの比率の下限は、アモルファス構造にすることなどを考慮すると、20原子%以上であることが好ましく、より好ましくは30原子%以上である。
Zn以外の前記金属(In、Ga、Sn)は、Znが前記範囲内を満足するように適宜制御すれば良い。具体的には、全金属に占めるInの好ましい比率は、おおむね10原子%以上70原子%以下であり、より好ましくは25原子%以上である。また、全金属に占めるGaの好ましい比率は、おおむね25原子%以上70原子%以下、全金属に占めるSnの好ましい比率は50原子%以下である。
前記金属(In、Ga、Zn、Sn)を含む酸化物半導体として、例えばIn−Ga−Zn−O、Zn−Sn−O、In−Zn−Sn−Oなどが挙げられる。前記In−Ga−Zn−Oの代表的な組成として、In:Ga:Znの比(原子組成比)が例えば2:2:1〜1:1:1のものが挙げられる。このほかZn−Sn−O(Zn:Sn=2:1〜1:1)や、In−Zn−Sn−O(In:Zn:Sn=1:2:1)などが挙げられる。
前記酸化物半導体層の膜厚は、おおよそ30nm以上(好ましくは35nm以上)、200nm以下(好ましくは150nm以下、より好ましくは80nm以下)であることが挙げられる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
本実施例では、以下の方法によって作製した試料を用い、TFT特性を測定した。
まず、ガラス基板(コーニング社製イーグルXG、直径100mm×厚さ0.7mm)上に、ゲート電極用薄膜としてMo薄膜(膜厚100nm)を成膜し、公知の方法でパターニングしてゲート電極を得た。前記Mo薄膜は、純Moスパッタリングターゲット(サイズ(直径)は4インチ)を使用してDCスパッタリング法により形成した。
次に、ゲート絶縁膜としてSiO2膜(膜厚200nm)を成膜した。ゲート絶縁膜はプラズマCVD法を用い、キャリアガス:SiH4とN2Oとの混合ガス、成膜パワー:100W、成膜温度:320℃の条件で成膜した。
次に、酸化物半導体層(膜厚50nm)を、DCスパッタリング法またはDCパルススパッタリング法によって成膜した。酸化物半導体層として、IGZO(In:Ga:Zn原子組成比=1:1:1)を形成した。印加電力密度は表1の通りとした。DCパルススパッタリング法では1周期平均が表1の印加電力密度となるように電力を調整した。他のスパッタリング条件は以下のとおりである。
基板温度:室温
ガス圧:1mTorr
雰囲気:Ar+O2
基板温度:室温
ガス圧:1mTorr
雰囲気:Ar+O2
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィ及びウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ITO−07N」を使用した。なお、本実施例では、実験を行ったすべての酸化物半導体層について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
酸化物半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニール処理は、大気雰囲気、大気圧下にて、150℃で30分間行った。次に、表面保護膜(エッチストップ層、SiO2膜)をプラズマCVD法により成膜した。次いで、この表面保護膜を公知の方法でパターニングした。
次いで、ソース・ドレイン電極用Mo薄膜(膜厚100nm)を、純Moスパッタリングターゲットを使用してDCスパッタリング法により成膜し、パターニングした。このソース・ドレイン電極用Mo薄膜の成膜及びパターニング方法は、上述したゲート電極の形成方法と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、TFTのチャネル長を20μm、チャネル幅を200μmとした。
このようにしてソース・ドレイン電極を形成した後、保護膜を形成した。保護膜として、SiO2膜(膜厚100nm)とSiN膜(膜厚150nm)の積層膜(合計膜厚250nm)を形成した。具体的には、N2Oガスによってプラズマ処理を行った後、SiO2膜及びSiN膜を順次形成した。SiO2膜の形成にはN2O及びSiH4の混合ガスを用い、SiN膜の形成にはSiH4、N2及びNH3の混合ガスを用いた。いずれの場合も成膜パワーを100W、成膜温度を150℃とした。
次に、フォトリソグラフィ及びドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。このようにしてTFT素子を作製した。
上記試料を用い、以下のようにして、(1)トランジスタ特性(ドレイン電流−ゲート電圧特性、Id−Vg特性)、(2)しきい値電圧、(3)電界効果移動度を調べた。
(1)トランジスタ特性の測定
トランジスタ特性の測定には、Agilent Technology社製「4156C」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧:0V
ドレイン電圧:10V
ゲート電圧:−30〜30V(測定間隔:0.25V)
基板温度:室温
トランジスタ特性の測定には、Agilent Technology社製「4156C」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧:0V
ドレイン電圧:10V
ゲート電圧:−30〜30V(測定間隔:0.25V)
基板温度:室温
(2)しきい値電圧(Vth)
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態(ドレイン電流の低い状態)からオン状態(ドレイン電流の高い状態)に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の1nA付近であるときの電圧をしきい値電圧と定義した。
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態(ドレイン電流の低い状態)からオン状態(ドレイン電流の高い状態)に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の1nA付近であるときの電圧をしきい値電圧と定義した。
(3)電界効果移動度(μFE)
電界効果移動度(μFE)は、TFT特性からVd>Vg−Vthである飽和領域にて導出した。飽和領域ではVg、Vthをそれぞれゲート電圧、しきい値電圧、Idをドレイン電流、L、WをそれぞれTFT素子のチャネル長、チャネル幅、Ciをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式(1)から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性(Id−Vg特性)から電界効果移動度(μFE)を導出した。その結果を表1に示す。
電界効果移動度(μFE)は、TFT特性からVd>Vg−Vthである飽和領域にて導出した。飽和領域ではVg、Vthをそれぞれゲート電圧、しきい値電圧、Idをドレイン電流、L、WをそれぞれTFT素子のチャネル長、チャネル幅、Ciをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式(1)から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性(Id−Vg特性)から電界効果移動度(μFE)を導出した。その結果を表1に示す。
尚、酸化物半導体層(酸化物膜)の膜密度は、XRR(X線反射率法)を用いて測定した。詳細な測定条件は以下のとおりである。測定の結果、いずれの例も、酸化物半導体層(酸化物膜)の膜密度は、6g/cm3以上であった。
・分析装置:(株)リガク製水平型X線回折装置SmartLab
・ターゲット:Cu(線源:Kα線)
・ターゲット出力:45kV−200mA
・膜密度測定用試料の作製
ガラス基板上に、上述した酸化物膜(酸化物半導体層、膜厚50nm)を、スパッタリング法により、表1の条件および下記条件で成膜した試料を使用。
(スパッタリング条件)
基板温度:室温
ガス圧:1mTorr
雰囲気:Ar+O2
・分析装置:(株)リガク製水平型X線回折装置SmartLab
・ターゲット:Cu(線源:Kα線)
・ターゲット出力:45kV−200mA
・膜密度測定用試料の作製
ガラス基板上に、上述した酸化物膜(酸化物半導体層、膜厚50nm)を、スパッタリング法により、表1の条件および下記条件で成膜した試料を使用。
(スパッタリング条件)
基板温度:室温
ガス圧:1mTorr
雰囲気:Ar+O2
表1より次の様に考察できる。まず、No.5とNo.6を比較すると、印加電力密度が5W/cm2で同一である場合、DCスパッタリング法(No.6、デューティー比=100%)よりも、DCパルススパッタリング法(No.5、デューティー比=33%)の方が移動度が高くなっている。同様にNo.3とNo.4を比較すると、印加電力密度が3W/cm2で同一である場合、DCスパッタリング法(No.4、デューティー比=100%)よりも、DCパルススパッタリング法(No.3、デューティー比=33%)の方が移動度が高くなっていることがわかる。
また、No.6(印加電力密度=5W/cm2、デューティー比=100%)と、No.1(印加電力密度=1W/cm2、デューティー比=3%)、No.2(印加電力密度=2W/cm2、デューティー比=58%)、およびNo.3(印加電力密度=3W/cm2、デューティー比=33%)とを比較すると、No.1〜3は、No.6よりも印加電力密度が低いにもかかわらず、高い移動度が得られていることがわかる。このことから、酸化物半導体層をDCパルススパッタリング法を用いて成膜することによって、膜質の良好なものが得られることがわかる。
以上のことから、DCスパッタリング法よりもDCパルススパッタリング法で酸化物半導体層を形成する方が、高い移動度が得られ易く、かつ高い移動度をより確実に得るには、デューティー比を制御すればよいことがわかる。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 表面保護膜(絶縁膜、エッチストップ層)
6 ソース・ドレイン電極
7 保護膜(絶縁膜)
8 透明導電膜
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 表面保護膜(絶縁膜、エッチストップ層)
6 ソース・ドレイン電極
7 保護膜(絶縁膜)
8 透明導電膜
Claims (3)
- 直流(DC)パルススパッタリング法を用いて酸化物半導体層を成膜することを特徴とする薄膜トランジスタの酸化物半導体層の製造方法。
- 前記酸化物半導体層は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものである請求項1に記載の製造方法。
- 前記直流(DC)パルススパッタリング法において、スパッタリングターゲットに印加する電力のデューティー比を60%以下とする請求項1または2に記載の製造方法。
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JP2014192264A (ja) * | 2013-03-26 | 2014-10-06 | Nippon Hoso Kyokai <Nhk> | 薄膜トランジスタの製造方法 |
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