JP5856559B2 - 薄膜トランジスタの半導体層用酸化物薄膜の製造方法 - Google Patents
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Description
前記酸化物薄膜の最表面から膜厚方向7nmまでの膜表層部と、前記最表面から膜厚方向10nm〜15nmの膜内部をX線光電子分光法で測定したとき、前記膜表層部のIn含有量(原子%)の平均値は、前記膜内部のIn含有量(原子%)の平均値に対して1.5倍以下であることに要旨を有する。
本実験例では、以下のようにして試料1(従来例)、試料2(本発明例)、試料3(従来例)を製造し、In濃度差、Ga濃度差、Zn濃度差を測定した。
低抵抗Si基板(SUMCO社製:面方位<100>、抵抗値0.03Ωcm以下、直径100mm)上に、下記IGZO成膜条件によってIGZO膜(膜厚40nm)を成膜して試料1を得た(アズデポ:as−deposited)。
試料1と同様にして低抵抗Si基板上にIGZO膜(膜厚:40nm)を成膜した。得られたIGZO膜にアニール処理を行った。アニール処理は、大気圧下で水蒸気雰囲気中(H2O分圧50%:O2を1L/分で置換した容器内)、350℃で30分間行って試料2を得た(水蒸気アニール処理)。
試料1と同様にして低抵抗Si基板上にIGZO膜(膜厚:40nm)を成膜した。得られたIGZO膜をエッチャント液((ナガセケムテックス社製のりん硝酸系液「AC101」):純水=100:7で希釈)に5秒間浸漬させた後、乾燥させて試料3を得た(AC101)。なお、試料3は、半導体層製造工程で薄膜に与えられるプロセスダメージを模擬してエッチャント液浸漬を行ったものである。
・スパッタリングターゲット組成:In:Ga:Zn=1:1:1(原子%比)
・ターゲットサイズ:φ4インチ×5mm
・スパッタリング装置:株式会社アルバック社製「CS−200」
・スパッタ方法:DCスパッタリング
・基板温度:室温
・成膜パワー:200W
・酸素分圧:O2/(Ar+O2)=4%
・ガス圧:1mTorr
上記の様にして得られた試料1〜3のIGZO膜中のIn、Ga、Znの各含有量(原子%)の深さ方向の分布を、XPS(X−ray Photoelectron Spectroscopy)法によって分析した(測定条件は以下の通り)。具体的には、Physical Electronics社製X線光電子分光装置Quantera SXMを用い、最表面の広域光電子スペクトルによる定性分析を実施した。その後、Ar+スパッタにより表面から深さ方向にエッチングし、一定深さ毎に膜の構成元素と最表面で検出された元素の狭域光電子スペクトルを測定した。各深さで得られた狭域光電子スペクトルの面積強度比と相対感度係数から深さ方向組成分布(原子%)を算出した。なお、In、Ga、Znの各組成分布(原子%)は、In=In/(In+Ga+Zn)、Ga=Ga/(In+Ga+Zn)、Zn=Zn/(In+Ga+Zn)によって算出した。結果を表1、及び図1〜3に示す。
・X線源:Al Kα(1486.6eV)
・X線出力:25W
・X線ビーム径:100μm
・光電子取り出し角:45°
・装置:Quantera SXM
Ar+スパッタ条件
・入射エネルギー:1keV
・ラスター:2mm×2mm
・スパッタ速度:1.83nm/分(SiO2換算)
・スパッタ深さは全てSiO2換算の深さとする。
本実施例では、IGZO膜中のIn濃度差がTFT特性にどのような影響を与えるか調べた。詳細には、上記実験例1に用いた試料1、試料2と同じIn濃度差を有するIGZO膜を用いて、図6に示す薄膜トランジスタ(TFT)を作製し、TFT特性を評価した。以下の試料4は、上記実験例1の試料1に対応し、以下の試料5は、上記実験例1の試料2に対応する。
まず、ガラス基板(Corning社製「イーグル2000」、直径100mm×厚さ0.7mm)1上に、ゲート電極2としてMo薄膜を100nm、およびゲート絶縁膜3としてSiO2(200nm)成膜した。ゲート電極2は純Moのスパッタリングターゲットを使用し、DCスパッタ法により形成した。スパッタリング条件は、成膜温度:室温、成膜パワー密度:3.8W/cm2、キャリアガス:Ar、成膜時のガス圧:2mTorr、Arガス流量:20sccmとした。ゲート絶縁膜3はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、パワー:100W、成膜温度:300℃にて成膜した。
トランジスタ特性の測定はNational Instruments社製「4156C」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧 :0V
ドレイン電圧:10V
ゲート電圧 :−30〜30V(測定間隔:0.25V)
キャリア移動度(電界効果移動度)は、Id∝(Vg−Vth)(Vth=しきい値電圧)の関係が成り立つ領域(線形領域)についてId∝(Vg−Vth)の傾きから算出した。
上記実験例2において、ウェットエッチャント液(関東化学社製「ITO−07N」)を上記試料3で使用したウェットエッチャント液(AC101)に変更した以外は、試料4と同様にしてTFTを作製したが、スイッチングしなかったため、キャリア移動度を測定できなかった。
本実施例では、図7に示すエッチストップ型TFTを作製し、保護膜(絶縁膜)形成後のTFT特性およびストレス耐性を評価した。
・スパッタリングターゲット組成:In:Ga:Zn=1:1:1(原子%比)
・ターゲットサイズ:φ4インチ×5mm
・スパッタリング装置:株式会社アルバック社製「CS−200」
・スパッタ方法:DCスパッタリング
・基板温度:室温
・成膜パワー:200W
・酸素分圧:O2/(Ar+O2)=4%
・ガス圧:1mTorr
本実施例では、実際の液晶パネル駆動時の環境(ストレス)を模擬して、試料に光(白色光)を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行った。ストレス印加条件は以下のとおりである。
・ソース電圧:0V
・ドレイン電圧:10V
・ゲート電圧:−20V
・基板温度:60℃
・ストレス印加時間:2時間
・光源:白色LED(Yang電子System.co.Ltd製、 6”Back Light Hot Chuck System YSM−1410)
2 ゲート電極
3 ゲート絶縁膜
4 IGZO膜
5 ソース・ドレイン電極
6 保護膜(絶縁膜)
7 コンタクトホール
8 ITO膜
9 エッチストッパー層
Claims (1)
- In、Ga、およびZnを含む半導体層用酸化物を、250〜450℃で、30分〜4時間加熱処理することにより、下記(1)〜(3)を満足する薄膜トランジスタの半導体層用酸化物薄膜を製造することを特徴とする薄膜トランジスタの半導体層用酸化物薄膜の製造方法。
(1)前記酸化物薄膜の最表面から膜厚方向7nmまでの膜表層部と、前記最表面から膜厚方向10nm〜15nmの膜内部をX線光電子分光法で測定したとき、前記膜表層部のIn含有量(原子%)の平均値は、前記膜内部のIn含有量(原子%)の平均値に対して1.5倍以下
(2)前記膜表層部のGa含有量(原子%)の平均値は、前記膜内部のGa含有量(原子%)の平均値に対して0.5倍以上
(3)前記膜表層部のZn含有量(原子%)の平均値は、前記膜内部のZn含有量(原子%)の平均値に対して0.8〜1.3倍。
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