JP2013138197A - 薄膜トランジスタの半導体層用酸化物薄膜、薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタの半導体層用酸化物薄膜、薄膜トランジスタおよび表示装置 Download PDF

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Abstract

【課題】TFT特性やストレス耐性が良好である薄膜トランジスタに好適な酸化物薄膜(IGZO膜)を提供する。
【解決手段】本発明に係る薄膜トランジスタの半導体層用酸化物薄膜は、In、Ga、およびZnを含むと共に、前記酸化物薄膜の最表面から膜厚方向7nmまでの膜表層部と、前記最表面から膜厚方向10nm〜15nmの膜内部をX線光電子分光法で測定したとき、前記膜表層部のIn含有量(原子%)の平均値は、前記膜内部のIn含有量(原子%)の平均値に対して1.5倍以下を満足する。
【選択図】図1

Description

本発明は、液晶ディスプレイや有機ELディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物薄膜、当該薄膜を備えた薄膜トランジスタ、および当該薄膜トランジスタを備えた表示装置に関するものである。
アモルファス(非晶質)酸化物半導体は、汎用のアモルファスシリコン(a−Si)に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素を含むアモルファス酸化物半導体(In−Ga−Zn−O、以下「IGZO」と呼ぶ場合がある。)は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば特許文献1には、In、Ga、Znの組成比(原子数)を0〜1に制御したとき、当該酸化物半導体の密度が適切に制御された酸化物半導体が開示されている。また非特許文献1および2には、In:Ga:Zn=1.1:1.1:0.9(原子%比)の酸化物薄膜を薄膜トランジスタ(TFT)の半導体層(活性層)に用いたものが開示されている。
特開2008−277326号公報
固体物理、VOL44、P621(2009) Nature、VOL432、P488(2004)
酸化物薄膜を薄膜トランジスタ(TFT)の半導体層として用いる場合、キャリア濃度が高いだけでなく、TFTのスイッチング特性(「TFT特性」ということがある)に優れていることが要求される。具体的には、移動度が高いことに加えて、(1)オン電流(ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流)が高く、(2)オフ電流(ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流)が低く、(3)SS(Subthreshold Swing、サブスレッショルド スィング、ドレイン電流を1桁あげるのに必要なゲート電圧)値が低く、(4)電圧や光照射の負荷(ストレス)を長時間加えた場合にしきい値(ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる)が変化せず安定であり(基板面内で均一であることを意味する)、などが要求される。
In、Ga、およびZnを含む酸化物薄膜(IGZO膜)の成膜に当たっては、成分や膜厚の面内均一性に優れた薄膜を容易に形成できるなどの理由により、スパッタリング法が広く用いられている。しかしながら本発明者らがスパッタリング法で形成したIGZO膜の特性を調べたところ、十分なTFT特性やストレス耐性が得られていないことが分かった。
本発明は上記事情に鑑みてなされたものであり、その目的は、TFT特性やストレス耐性が良好である薄膜トランジスタに好適な酸化物薄膜(IGZO膜)を提供することにある。
上記課題を達成し得た本発明とは、薄膜トランジスタの半導体層用酸化物薄膜であって、前記酸化物薄膜は、In、Ga、およびZnを含むと共に、
前記酸化物薄膜の最表面から膜厚方向7nmまでの膜表層部と、前記最表面から膜厚方向10nm〜15nmの膜内部をX線光電子分光法で測定したとき、前記膜表層部のIn含有量(原子%)の平均値は、前記膜内部のIn含有量(原子%)の平均値に対して1.5倍以下であることに要旨を有する。
また本発明は、前記膜表層部のGa含有量(原子%)の平均値は、前記膜内部のGa含有量(原子%)の平均値に対して0.5倍以上であることや、前記膜表層部のZn含有量(原子%)の平均値は、前記膜内部のZn含有量(原子%)の平均値に対して0.8〜1.3倍であることも好ましい実施態様である。
本発明の好ましい実施態様において、上記の半導体層用酸化物薄膜は、半導体層用酸化物を250〜450℃で、5分〜4時間加熱処理して得られる。
本発明には、上記のいずれかに記載の薄膜トランジスタの半導体層用酸化物薄膜を備えた薄膜トランジスタも包含される。
本発明には、上記の薄膜トランジスタを備えた表示装置も包含される。
本発明によれば、TFT特性やストレス耐性に優れた薄膜トランジスタの半導体層用酸化物薄膜を提供することができた。
図1は、実験例1のIGZO膜のXPS測定に基づくInプロファイルである。 図2は、実験例1のIGZO膜のXPS測定に基づくGaプロファイルである。 図3は、実験例1のIGZO膜のXPS測定に基づくZnプロファイルである。 図4は、実験例2(試料4)のドレイン電流−ゲート電圧特性(Id−Vg特性)の結果を示すグラフである。 図5は、実験例2(試料5)のドレイン電流−ゲート電圧特性(Id−Vg特性)の結果を示すグラフである。 図6は、実験例2で作製したTFTの概略説明図である。 図7は、実験例3で作製したエッチストップ型TFTの概略説明図である。 図8は、実験例3において、大気雰囲気中にて350℃、60分のプレアニール処理を行なった例について、しきい値電圧の変化量とストレス印加時間の関係を示す図である。
上記問題を解決すべく本発明者らが研究を重ねた結果、スパッタリング法によって成膜した場合、IGZO膜の表面側にInが偏析(濃化)しており、該表面側に偏析したInに起因してTFT特性が悪化していることがわかった。
本発明者らの検討の結果、Inが膜表面側に偏析する原因は以下のように考えられる。すなわち、Inは融点が低く、また酸素と結合してIn酸化物導電体を形成し易い。そのためIn−Ga−Znを含むスパッタリングターゲットを用いてスパッタリングするとInは、膜内部と比べて酸素との結合が不安定になり易い膜表面でも、酸素と結合し易く、且つ後記するように膜表面での酸素との結合力はGaに比べてInの方が高いため、膜表面側のIn含有量が増加するものと考えられる。
そして膜最表面から膜厚方向7nmまでの位置(膜表層部)と膜最表面から膜厚方向10nm〜15nmの位置(膜内部)とで組成の構成割合のずれが大きくなって膜表層部でInが偏析すると、生成するキャリアトラップが多くなり、薄膜トランジスタのTFT特性が低下することがわかった。これは過剰にInが存在していると、トラップ準位が多くなることに起因すると推測される。詳細にはInが過度に偏析するとドナーが多くなり、ドナーに補足されている電子が伝導帯に励起されて伝導電子となると、ドナーが電子を失ってイオン化した(帯電)状態になるため、光で励起された電子がこの帯電に捕捉(トラップ)され、TFT特性が悪くなると考えられる。
そこで本発明では、IGZO膜の膜表層部のIn含有量(原子%)の平均値(表面In濃度)と、膜内部のIn含有量(原子%)の平均値(内部In濃度)の差(表面In濃度/内部In濃度で表されるIn偏析の程度を表す指標であり、「In濃度差」と表記する場合がある。)を、1.5倍以下とすることによって、上記問題を解決し、優れたTFT特性を発揮する薄膜トランジスタの半導体層に適した酸化物薄膜(IGZO膜)を提供できることを見出し、本発明を完成した。
上記In濃度差(In偏析)解消によるTFT特性向上の詳細なメカニズムは不明であるが、IGZO膜の表面In濃度と内部In濃度の差が縮小すると、IGZO膜中で余剰電子の原因となるキャリアトラップの発生抑制効果があると推察される。すなわち、膜表面In濃度と内部In濃度の差が縮小することにより、キャリアトラップが低減され、IGZO酸化物が安定な構造を有することになり、電圧や光などのストレスに対するストレス耐性なども向上すると考えられる。
IGZO膜の表面In濃度と内部In濃度との差が大きいと、上記のように、キャリアトラップが生じて、TFT特性が悪化する。したがってIn濃度差はできるだけ少なく、1に近いほど望ましく、具体的には1.5倍以下、好ましくは1.4倍以下とする。最も好ましくは1倍である。
なお、本発明において膜表層部を、膜最表面(0nm)から膜厚方向7nmまでの範囲としたのは、この範囲において特にInの濃化(あるいはGaの膜表面からの抜け)が生じ易く、TFT特性に影響しているからである。また膜厚方向7nmを超える範囲では組成がおおむね安定しており、膜表層部のIn含有量の平均値を、膜内部(具体的には最表面から膜厚方向10〜15nm)のIn含有量の平均値に近似させることが、膜特性改善の観点から望ましいため、上記In濃度差の値を設定した。
次にIGZO膜に含まれるGaについて説明する。本発明では上記In濃度差に加えて更にGa濃度差も抑制することが望ましい。ここで「Ga濃度差」とは、IGZO膜の膜表層部のGa含有量(原子%)の平均値(表面Ga濃度)と、膜内部のGa含有量(原子%)の平均値(内部Ga濃度)の差(表面Ga濃度/内部Ga濃度で表されるもの)を意味する。膜表層部のGa含有量(原子%)の平均値(表面Ga濃度)は、膜内部のGa含有量(原子%)の平均値(内部Ga濃度)と比べて低くなる傾向がある。これはIGZO膜を構成するGaは膜表面で酸素と十分に結合できず、雰囲気中に拡散してしまうため、膜表層部でのGa濃度が低下すると推測される。その結果、膜表層部ではGa含有量が減少するが、その減少に伴って、上記のように膜表面で酸素と結合するIn量が増えて膜表面でのIn濃度が一層高くなり、Inの偏析が生じるものと考えられる。したがってInの偏析を抑制する観点から、表面Ga濃度と内部Ga濃度との差は好ましくは0.5倍以上とする。より好ましくは0.6倍以上である。なお、Ga濃度差の上限は特に限定されず、上記In濃度差が上記範囲内に収まる値を採用し得る。
次にIGZO膜に含まれるZnについて説明する。ZnはInと比べて表面に濃化してもTFT特性に大きな影響を与えることがない。したがって本発明では、本発明の酸化物薄膜を構成するZnの膜厚方向の濃度プロファイルは特に規定しないが、膜中の金属元素の合計含有量(原子%)からInとGaの合計量(原子%)を減じた値がほぼZn含有量(原子%)に該当する。そのため、上記In濃度差やGa濃度差を適切な範囲に制御してTFT特性を向上させる観点からは、膜表層部のZn含有量(原子%)の平均値(表面Zn濃度)は、膜内部のZn含有量(原子%)の平均値(内部Zn濃度)に対して、0.8〜1.3倍であることが好ましい。より好ましくは0.9〜1.1倍である。
以下では、IGZO膜の膜表層部のZn含有量(原子%)の平均値(表面Zn濃度)と、膜内部のZn含有量(原子%)の平均値(内部Zn濃度)の差(表面Zn濃度/内部Zn濃度で表されるもの)を、「Zn濃度差」と呼ぶ場合がある。
IGZO膜に含まれる上記In、Ga、およびZnの各(金属元素)濃度は、後記するX線光電子分光法(XPS法)で測定する。XPS法は、X線照射により放出される光電子のエネルギー分布を測定し、試料表面の元素の種類・存在量・化学結合などを非破壊的に検出できる方法として知られている。
具体的には、X線光電子分光装置を用い、膜最表面の広域光電子スペクトルによる定性分析を実施し、その後、Ar+プラズマにより表面から深さ方向にスパッタリングし、一定深さ毎に膜の構成元素と最表面で検出された元素の狭域光電子スペクトルを測定する。各深さで得られた狭域光電子スペクトルの面積強度比と相対感度係数から深さ方向組成分布(原子%)を算出することができる。
次に、本発明の酸化物を構成する成分である金属元素(In、Ga、およびZn)について説明する。
上記金属元素(In、Ga、およびZn)について、各金属元素間の比率は、これら金属元素を含む酸化物(IGZO)がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。IGZO自体は公知であり、アモルファス相を形成し得る各金属元素の比率(詳細には、InO、GaO、ZnOの各モル比)は、例えば前述した非特許文献1に記載されている。また代表的な組成として、In:Ga:Znの比(原子%比)が例えば2:2:1や、1:1:1のものが挙げられるが、原料コスト等を考慮すると高価なInやGaの含有量が少ないIn:Ga:Znの比が1:1:1のものが推奨される。もっとも、In:Ga:Znの比は厳密に1:1:1に限らず、各金属元素の比率が変動してもよいが、各金属元素の比率が大幅に異なり、ZnやInの比率が極端に高くなると、ウェットエッチングによる加工が困難になったり、トランジスタ特性を示さなくなるなどの問題が生じることから、各金属元素の比率の変動幅は、好ましくは上記比率±20%の範囲内、より好ましくは±10%の範囲内、更に好ましくは±5%の範囲内とすることが望ましい。本発明の酸化物は上記In、Ga、およびZnを含むものであり、好ましくはIn、Ga、およびZnからなり、残部:不可避的不純物である。
以上、本発明の酸化物について説明した。次にIn、Ga、およびZnを含む酸化物半導体膜(IGZO膜)の製造方法について説明する。
IGZO膜は、基板上に直接、又は他の層(例えばゲート絶縁膜)を介して設けられる。IGZO膜はスパッタリング法にて、IGZOの多結晶焼結体のスパッタリングターゲット(以下、「ターゲット」ということがある。)を用いて成膜する。
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲット(単一のターゲット)を用いてもよいし、あるいは所定組成の酸化物が得られるように組成の異なる2以上の複数のターゲットを用いてもよい。具体的にはターゲットとして、In、Ga、およびZnからなり、残部:不可避的不純物である酸化物ターゲットを用いる。またスパッタリングに際しては、IGZOターゲット単独、あるいは組成の異なるスパッタリングターゲットを同時放電するCo−Sputter法を用いて成膜してもよい。ターゲットは、例えば粉末焼結法によって製造することができる。
また本発明では、上記IGZO膜を成膜したときの、前記膜表層部のIn含有量(原子%)の平均値は、膜内部のIn含有量(原子%)の平均値に対して1.5倍以下(好ましくはGa濃度差を0.5倍以上、Zn濃度差を0.8〜1.3倍)であるが、このようなIGZO膜を成膜するためには、スパッタリング条件、および成膜後の(プレ)アニール処理条件を以下のように制御することが好ましい。
まず、スパッタリング条件について説明する。スパッタリング条件としては、成膜時のガス圧、スパッタリングターゲットへの投入パワー、ガス流量、雰囲気などを適切に制御することが好ましい。
例えば成膜時のガス圧を制御することによって、スパッタ原子は基板(膜)表面上で拡散して膜の孔や隙間などの欠陥となり得る箇所を補充することができる。スパッタ原子の表面拡散を生じさせるためには、好ましくは0.1mTorr以上、より好ましくは0.5mTorr以上である。一方、成膜時のガス圧が高すぎると、スパッタ原子が基板(膜)表面と衝突する前に、衝突エネルギーが失われてスパッタ原子が散乱する。したがって好ましくは3mTorr以下、より好ましくは2mTorr以下に制御することが望ましい。
また、投入パワーは高い程良く、おおむねDCまたはRFにて0.5W/cm2以上に設定することが推奨される。
上記ターゲットを用いてスパッタリングするに当たっては、アルゴン(Ar)と酸素(O2)を導入しながら行う反応性スパッタが望ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が1015〜1016cm-3となるように酸素量を添加することが好ましい。酸素添加量は添加流量比で例えばO2/(Ar+O2)=2〜8%とすることが推奨される。
基板温度は特に限定されず、20℃以上、200℃以下が好ましく、より好ましくは室温程度(おおむね20℃以上、25℃以下)が望ましい。
上記のようにして成膜される酸化物の好ましい膜厚は10nm以上、300nm以下であり、より好ましくは15nm以上、200nm以下である。
更に本発明では、上記のようにIGZO膜を成膜した後、所定の条件でアニール処理を施すことが必要である。本明細書においてアニール処理とは、IGZO膜の膜質改善のための熱処理であって、IGZO膜が加熱される処理を全て含む。例えば、後記する実験例2のように、IGZO膜を成膜した後、ソース電極/ドレイン電極(S/D)等の配線膜を成膜する前に、IGZO膜の改質を目的とするアニール処理(プレアニール)が含まれる。或いは、後記する実験例3のように、IGZO膜の成膜後、IGZO膜の表面を保護するためのエッチストッパー層を成膜する前に、IGZO膜の改質を目的とするアニール処理(プレアニール)も含まれる。エッチストッパー層の形成により、IGZO膜中のZn元素の抜けなどを有効に防止できると考えられる。上記の他、IGZO膜が加熱される他の処理として、例えば、パターニング後の熱処理や、絶縁膜などの他の膜の成膜に伴う加熱処理等も含まれる。アニール処理を施すことによって、IGZO膜表層部に濃化しているIn量(原子%)を低減できる。その結果、ギャップ内準位の密度が低減されるなどIGZO膜の膜質が良好となり、TFT特性やストレス耐性が向上すると考えられる。
アニール処理の雰囲気は酸素含有雰囲気であれば良く、大気雰囲気下や、酸素を含む水蒸気雰囲気などが挙げられる。酸素供給量を高めて膜表層部のIn量を効率的に低減する観点からは、水蒸気雰囲気が好適である。水蒸気雰囲気の場合は、含まれる酸素量を適切に制御することが望ましい。なお、水蒸気雰囲気とする際は、密封した容器(たとえば石英ガラス管など)内に水蒸気と酸素を導入して雰囲気を置換すればよく、その際、装置内の圧力は大気圧でよい。
アニール処理の温度は、低すぎると酸素欠陥が生じることがあるため、好ましくは250℃以上、より好ましくは300℃以上とする。一方、温度が高くなりすぎるとZnが雰囲気中に拡散してしまい膜中濃度が低下することがあるため、好ましくは450℃以下、より好ましくは400℃以下とする。
アニール処理の時間は、所望の効果を得るために上記温度域で所定時間処理する必要がある。詳細には、アニール処理の温度によっても相違し得るが、5分以上、好ましくは30分以上、より好ましくは1時間以上であって、4時間以下、好ましくは3時間以下である。アニール処理時間が短すぎるとIGZO膜表層部のIn濃度を十分に低減する効果が得られず、一方、アニール処理時間が長すぎると、効果が飽和して生産性を低下させるため望ましくない。
更にアニール処理後の冷却工程における雰囲気を制御することも酸素欠陥を改善する観点からは望ましい。すなわち、冷却過程において、O2および/またはOHが含まれている雰囲気(例えば水蒸気)に制御することによって、酸素欠陥を低減できる。
本発明は、膜表層部と膜内部とのIn濃度差に着目し、In濃度差を解消することによって、キャリアトラップなどの欠陥が減少した良好な表面性状を有するIGZO膜を提供するものである。そのため、本発明のIGZO膜をTFTの半導体層として用いると、優れたTFT特性を示す。したがって本発明のIGZO膜はTFTの半導体層として好適に利用できる。
本発明には、上記半導体層を備えたTFTも包含される。TFTは各種公知のものでよく、例えば基板上に、ゲート電極、ゲート絶縁膜、上記IGZO膜の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
本発明には、上記TFTを備えた表示装置も含まれる。表示装置には、例えば液晶ディスプレイや有機ELディスプレイなどが包含される。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
実験例1
本実験例では、以下のようにして試料1(従来例)、試料2(本発明例)、試料3(従来例)を製造し、In濃度差、Ga濃度差、Zn濃度差を測定した。
(試料1)
低抵抗Si基板(SUMCO社製:面方位<100>、抵抗値0.03Ωcm以下、直径100mm)上に、下記IGZO成膜条件によってIGZO膜(膜厚40nm)を成膜して試料1を得た(アズデポ:as−deposited)。
(試料2)
試料1と同様にして低抵抗Si基板上にIGZO膜(膜厚:40nm)を成膜した。得られたIGZO膜にアニール処理を行った。アニール処理は、大気圧下で水蒸気雰囲気中(H2O分圧50%:O2を1L/分で置換した容器内)、350℃で30分間行って試料2を得た(水蒸気アニール処理)。
(試料3)
試料1と同様にして低抵抗Si基板上にIGZO膜(膜厚:40nm)を成膜した。得られたIGZO膜をエッチャント液((ナガセケムテックス社製のりん硝酸系液「AC101」):純水=100:7で希釈)に5秒間浸漬させた後、乾燥させて試料3を得た(AC101)。なお、試料3は、半導体層製造工程で薄膜に与えられるプロセスダメージを模擬してエッチャント液浸漬を行ったものである。
IGZO膜成膜条件
・スパッタリングターゲット組成:In:Ga:Zn=1:1:1(原子%比)
・ターゲットサイズ:φ4インチ×5mm
・スパッタリング装置:株式会社アルバック社製「CS−200」
・スパッタ方法:DCスパッタリング
・基板温度:室温
・成膜パワー:200W
・酸素分圧:O2/(Ar+O2)=4%
・ガス圧:1mTorr
(XPS分析)
上記の様にして得られた試料1〜3のIGZO膜中のIn、Ga、Znの各含有量(原子%)の深さ方向の分布を、XPS(X−ray Photoelectron Spectroscopy)法によって分析した(測定条件は以下の通り)。具体的には、Physical Electronics社製X線光電子分光装置Quantera SXMを用い、最表面の広域光電子スペクトルによる定性分析を実施した。その後、Ar+スパッタにより表面から深さ方向にエッチングし、一定深さ毎に膜の構成元素と最表面で検出された元素の狭域光電子スペクトルを測定した。各深さで得られた狭域光電子スペクトルの面積強度比と相対感度係数から深さ方向組成分布(原子%)を算出した。なお、In、Ga、Znの各組成分布(原子%)は、In=In/(In+Ga+Zn)、Ga=Ga/(In+Ga+Zn)、Zn=Zn/(In+Ga+Zn)によって算出した。結果を表1、及び図1〜3に示す。
測定条件
・X線源:Al Kα(1486.6eV)
・X線出力:25W
・X線ビーム径:100μm
・光電子取り出し角:45°
・装置:Quantera SXM
Ar+スパッタ条件
・入射エネルギー:1keV
・ラスター:2mm×2mm
・スパッタ速度:1.83nm/分(SiO2換算)
・スパッタ深さは全てSiO2換算の深さとする。
表1、及び図1〜3より、アニール処理を施した試料2(本発明例)は、成膜まま(アズデポ)の試料1(従来例)、及びアズデポにプロセスダメージを加えた試料3(従来例)と比べて、In濃度差が小さいことがわかった。
なお、試料3は、試料1よりもIn濃度差が大きくなっているが、これはエッチャント液浸漬によって膜表層部にダメージが与えられたことに起因すると推測される。
また、Ga濃度差およびZn濃度差を参照すると、試料1は、試料2よりもGa及びZnの濃度差が抑えられている。これは試料1の膜表層部のIn含有量が多いために、相対的にGa及びZn含有量が少なくなったためである。試料2は、Zn濃度差が他の試料と比べて高くなっているが、これは試料2の膜表層部のIn含有量が抑えられた結果、相対的にZn含有量が多くなったためである。なお、Znが濃化しても膜表面性状に大きな影響を及ぼさず、TFT特性も優れていることは、後記実験例2に示されている。試料3は、Znの濃度差が抑えられているが、これは試料3の膜表層部のIn含有量が多いために、相対的にZn含有量が少なくなったためである。
実験例2
本実施例では、IGZO膜中のIn濃度差がTFT特性にどのような影響を与えるか調べた。詳細には、上記実験例1に用いた試料1、試料2と同じIn濃度差を有するIGZO膜を用いて、図6に示す薄膜トランジスタ(TFT)を作製し、TFT特性を評価した。以下の試料4は、上記実験例1の試料1に対応し、以下の試料5は、上記実験例1の試料2に対応する。
(試料4、5)
まず、ガラス基板(Corning社製「イーグル2000」、直径100mm×厚さ0.7mm)1上に、ゲート電極2としてMo薄膜を100nm、およびゲート絶縁膜3としてSiO2(200nm)成膜した。ゲート電極2は純Moのスパッタリングターゲットを使用し、DCスパッタ法により形成した。スパッタリング条件は、成膜温度:室温、成膜パワー密度:3.8W/cm2、キャリアガス:Ar、成膜時のガス圧:2mTorr、Arガス流量:20sccmとした。ゲート絶縁膜3はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、パワー:100W、成膜温度:300℃にて成膜した。
次に、上記実験例1の試料1(従来例)を得たのと同じIGZO膜成膜条件でIGZO膜4を成膜した(アズデポのみ)。IGZO膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学社製「ITO−07N」を使用した。パターニング後、適切にエッチングされた試料にソース・ドレイン電極5を形成した(試料4)。
一方、試料5は、上記試料4と同様にしてIGZO膜を成膜し、フォトリソグラフィおよびウェットエッチングによりパターニングを行った後、大気圧下で水蒸気雰囲気中(H2O分圧50%:O2を1L/分で置換した容器内)、350℃で30分間のアニール処理をして上記実験例1の試料2と同じIn濃度差を有するIGZO膜としてから、ソース・ドレイン電極を形成した。
ソース・ドレイン電極5は純Moを使用し、リフトオフ法により形成した。具体的にはフォトレジストを用いてパターニングを行った後、ソース・ドレイン電極用Mo薄膜をDCスパッタリング法(成膜パワー:DC300W)により成膜(膜厚は100nm)した。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、TFTのチャネル長を10μm、チャネル幅を200μmとした。
このようにしてソース・ドレイン電極5を形成した後、保護膜6を形成した。保護膜6として、SiO2(膜厚200nm)とSiN(膜厚200nm)の積層膜(合計膜厚400nm)を用いた。上記SiO2およびSiNの形成は、サムコ社製「PD−220NL」を用い、プラズマCVD法で行なった。N2Oガスによってプラズマ処理を行った後、SiO2、およびSiN膜を順次形成した。SiO2膜の形成にはN2OおよびSiH4の混合ガスを用い、SiN膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜パワーを100W、成膜温度を150℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜6にトランジスタ特性評価用プロービングのためのコンタクトホール7を形成した。次に、DCスパッタリング法を用い、キャリアガス:アルゴンおよび酸素ガスの混合ガス、成膜パワー:200W、ガス圧:5mTorrにてITO膜8(膜厚80nm)を成膜し、TFTを作製した。
このようにして得られた各TFT(試料4、5)について、トランジスタ特性(ドレイン電流−ゲート電圧特性、Id−Vg特性)、およびキャリア移動度(cm2/Vs)を調べた。
(1)トランジスタ特性の測定
トランジスタ特性の測定はNational Instruments社製「4156C」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧 :0V
ドレイン電圧:10V
ゲート電圧 :−30〜30V(測定間隔:0.25V)
ドレイン電流−ゲート電圧特性(Id−Vg特性)の結果を図4、図5に示す。
(2)キャリア移動度(電界効果移動度)の測定
キャリア移動度(電界効果移動度)は、Id∝(Vg−Vth)(Vth=しきい値電圧)の関係が成り立つ領域(線形領域)についてId∝(Vg−Vth)の傾きから算出した。
試料4は、上記試料1(従来例)と同じIn濃度差を有するIGZO膜を用いた例であり、図4に示すようにキャリア移動度は0.6cm2/Vsであった。
一方、試料5は、上記試料2(本発明例)と同じIn濃度差を有するIGZO膜を用いた例であり、図5に示すようにキャリア移動度は5.16cm2/Vsと高い値を示した。
(参考例)
上記実験例2において、ウェットエッチャント液(関東化学社製「ITO−07N」)を上記試料3で使用したウェットエッチャント液(AC101)に変更した以外は、試料4と同様にしてTFTを作製したが、スイッチングしなかったため、キャリア移動度を測定できなかった。
実験例3
本実施例では、図7に示すエッチストップ型TFTを作製し、保護膜(絶縁膜)形成後のTFT特性およびストレス耐性を評価した。
図7のTFTは、前述した実験例2で作製した図6のTFTと異なり、IGZO膜4の上に、IGZO膜4の表面を保護するためのエッチストッパー層(ESL)9を有している。一般にエッチストッパー層9は、ソース・ドレイン電極5をウェットエッチングする際、IGZO膜4がエッチングされてダメージを受け、IGZO膜4の表面に欠陥が発生してトランジスタ特性が低下するのを防止する目的で形成される。
まず、ガラス基板(コーニング社製イーグル2000、直径100mm×厚さ0.7mm)1上に、ゲート電極2としてMo薄膜を100nm、およびゲート絶縁膜3としてSiO2(200nm)を順次成膜した。ゲート電極2は純Moのスパッタリングターゲットを使用し、DCスパッタ法により形成した。スパッタリング条件は、成膜温度:室温、成膜パワー密度:3.8W/cm2、キャリアガス:Ar、成膜時のガス圧:2mTorr、Arガス流量:20sccmとした。また、ゲート絶縁膜3はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー密度:0.78W/cm2、成膜温度:320℃、成膜時のガス圧:133Paとした。
次に、IGZO膜4を下記条件のスパッタリング法によって成膜した。
・スパッタリングターゲット組成:In:Ga:Zn=1:1:1(原子%比)
・ターゲットサイズ:φ4インチ×5mm
・スパッタリング装置:株式会社アルバック社製「CS−200」
・スパッタ方法:DCスパッタリング
・基板温度:室温
・成膜パワー:200W
・酸素分圧:O2/(Ar+O2)=4%
・ガス圧:1mTorr
上記のようにしてIGZO膜4を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学社製「ITO−07N」を使用した。
IGZO膜4のパターニング後、ソース・ドレイン電極5を成膜する前に、膜質を向上させるため、プレアニール処理を行った。具体的にはプレアニール処理は、大気圧下、大気雰囲気中(温度23℃、湿度50%の大気を使用)または水蒸気雰囲気中(実験例2と同様、H2O分圧50%:O2を1L/分で置換した容器内)にて、温度:250〜400℃、時間:5分〜2時間の範囲で種々変化させて行った。
次に、IGZO膜4のバックチャネルを保護するエッチストッパー層(ESL)9をプラズマCVD法により成膜した。成膜条件は、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー密度:0.26W/cm2、成膜温度:230℃、成膜時のガス圧:133Paとした。次に、フォトリソグラフィおよびドライエッチングにより、エッチストッパー層9をパターニングした。
次に、IGZO膜4の上に、ソース・ドレイン電極5として純Mo(膜厚200nm)を、スパッタリング法によって成膜した。純Moの成膜条件は投入パワー:DC300W,ガス圧:2mTorr,基板温度:室温とした。次いで、フォトリソグラフィにより、ソース・ドレイン電極5をパターニングした。具体的には、リン酸:硝酸:酢酸=70:2:10(質量比)の混合液からなる混酸エッチャントを用い、ウェットエッチングにより加工した。
このようにしてソース・ドレイン電極5を形成した後、保護膜6を形成した。保護膜として、SiO2(膜厚100nm)とSiN(膜厚150nm)の積層膜(合計膜厚250nm)を用いた。上記SiOxおよびSiNxの形成は、前述したゲート絶縁膜3およびエッチストッパー層9と同様にして行った。SiOx膜の形成にはN2OおよびSiH4の混合ガスを用い、SiNx膜の形成にはSiH4、N2、NH3の混合ガスを用いた。いずれの場合も成膜パワーを100W、成膜温度を150℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜6にトランジスタ特性評価用プロービングのためのコンタクトホール7を形成した。次に、DCスパッタリング法を用い、キャリアガス:アルゴンおよび酸素ガスの混合ガス、成膜パワー:200W、ガス圧:5mTorrにて透明導電膜としてITO膜8(膜厚80nm)を成膜し、図7のTFTを作製した。
本実験例では、プレアニールの有用性を調べるため、上記のプレアニール処理を行わなかったこと以外は上記と同様の方法により、TFTを作製した。
このようにして得られた各TFTのストレス耐性を以下のようにして測定し、評価した。
(ストレス耐性の評価)
本実施例では、実際の液晶パネル駆動時の環境(ストレス)を模擬して、試料に光(白色光)を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行った。ストレス印加条件は以下のとおりである。
・ソース電圧:0V
・ドレイン電圧:10V
・ゲート電圧:−20V
・基板温度:60℃
・ストレス印加時間:2時間
・光源:白色LED(Yang電子System.co.Ltd製、 6”Back Light Hot Chuck System YSM−1410)
本実施例では、2時間のストレス印加前後のしきい値電圧(Vth)の変動値をしきい値電圧シフト量ΔVth(V)とし、TFT特性におけるストレス耐性の指標とした。ΔVth(V)が小さい程、ストレス耐性に優れている。
ここで、しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態(ドレイン電流の低い状態)からオン状態(ドレイン電流の高い状態)に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の1nA付近であるときの電圧をしきい値電圧と定義し、各TFTのしきい値電圧を測定した。
その結果は以下のとおりである。
まず、プレアニール無しのTFT(比較例)におけるΔVthは5.75Vと、非常に高いものであった。
これに対し、本発明で規定するプレアニール条件(250〜450℃で、5分〜4時間の加熱処理)を行った場合、大気雰囲気中、水蒸気雰囲気中のいずれにおいても、ΔVthは最大でも4.25V以下に低減され、ストレス耐性が向上した。
詳細には、大気雰囲気中の場合、250℃で60分のプレアニール処理後のΔVthは2.25V;300℃で60分のプレアニール処理後のΔVthは1.75V;350℃で5分のプレアニール処理後のΔVthは3.75V;350℃で30分のプレアニール処理後のΔVthは3V;350℃で60分のプレアニール処理後のΔVthは1.25V;350℃で120分のプレアニール処理後のΔVthは3Vであり、いずれも、上記比較例に比べてΔVthが著しく低下した。
同様の傾向は、水蒸気雰囲気中でも見られ、雰囲気が異なっても本発明で規定するプレアニール処理を行なえば、ストレス耐性が向上することが分かった。すなわち、水蒸気雰囲気中では、250℃で60分のプレアニール処理後のΔVthは3.75V;350℃で30分のプレアニール処理後のΔVthは3.25V;350℃で60分のプレアニール処理後のΔVthは3V;350℃で120分のプレアニール処理後のΔVthは3.25V;400℃で60分のプレアニール処理後のΔVthは4.25Vであり、いずれも、上記比較例に比べてΔVthが低下した。
参考のため、図8に、大気雰囲気中にて350℃、60分のプレアニール処理を行なった例について、しきい値電圧の変化量とストレス印加時間の関係を示す。
また、ここには記載していないが、本発明に規定するアニール温度の上限(450℃)より高い温度では、IGZO膜4中のZn元素が抜け始め、IGZO膜表面の組成ずれが大きくなり、TFT特性やストレス耐性の低下などが見られることを確認している。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 IGZO膜
5 ソース・ドレイン電極
6 保護膜(絶縁膜)
7 コンタクトホール
8 ITO膜
9 エッチストッパー層

Claims (6)

  1. 薄膜トランジスタの半導体層用酸化物薄膜であって、
    前記酸化物薄膜は、In、Ga、およびZnを含むと共に、
    前記酸化物薄膜の最表面から膜厚方向7nmまでの膜表層部と、前記最表面から膜厚方向10nm〜15nmの膜内部をX線光電子分光法で測定したとき、前記膜表層部のIn含有量(原子%)の平均値は、前記膜内部のIn含有量(原子%)の平均値に対して1.5倍以下であることを特徴とする薄膜トランジスタの半導体層用酸化物薄膜。
  2. 前記膜表層部のGa含有量(原子%)の平均値は、前記膜内部のGa含有量(原子%)の平均値に対して0.5倍以上である請求項1に記載の薄膜トランジスタの半導体層用酸化物薄膜。
  3. 前記膜表層部のZn含有量(原子%)の平均値は、前記膜内部のZn含有量(原子%)の平均値に対して0.8〜1.3倍である請求項1または2に記載の薄膜トランジスタの半導体層用酸化物薄膜。
  4. 前記半導体層用酸化物薄膜は、半導体層用酸化物を250〜450℃で、5分〜4時間加熱処理して得られるものである請求項1〜3のいずれかに記載の薄膜トランジスタの半導体層用酸化物薄膜。
  5. 請求項1〜4のいずれかに記載の薄膜トランジスタの半導体層用酸化物薄膜を備えた薄膜トランジスタ。
  6. 請求項5に記載の薄膜トランジスタを備えた表示装置。
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