JP2004304162A - コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス - Google Patents

コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス Download PDF

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Abstract

【課題】 真空装置を用いずにコンタクトホールを形成する。
【解決手段】 多結晶シリコン膜１４のソース領域１６、ドレイン領域１８およびゲート電極３４の上の、コンタクトホール形成領域に対応した位置のレジスト膜を露光、現像してマスクピラー４０を形成する。その後、マスクピラー４０を除いたガラス基板１０の全面に液体絶縁材料を塗布して絶縁層４２を形成する。次に、マスクピラー４０をアッシングして除去し、絶縁層４２、ゲート絶縁膜２６を貫通させた第２コンタクトホール４４、第１コンタクトホール２８を形成する。
【選択図】 図２

Description

本発明は、半導体装置の層間絶縁膜などに形成するコンタクトホールの形成方法、および薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイスに関する。
近年、電子デバイスである半導体装置は、高集積化を実現するために配線の多層化が行なわれている。そして、多層配線を有する半導体装置は、層間絶縁膜を介して配設される上下の配線パターンを電気的に接続する場合、層間絶縁膜にコンタクトホールを形成し、このコンタクトホールを介して行なうようにしている。従来、コンタクトホールは、特許文献１に記載されているように、一般に次のようにして形成している。
まず、基板に金属などの導電材を成膜し、これをエッチングして下層配線層を形成する。次に、下層配線層の上に層間絶縁膜を形成する。その後、層間絶縁膜の上にフォトレジスト膜を塗布し、これをフォトリソグラフィー法によって露光、現像し、コンタクトホールと対応した部分を開口させたレジスト膜を形成する。次に、レジスト膜をマスクとして層間絶縁膜をドライエッチングし、層間絶縁膜に貫通した開口を設けることにより、コンタクトホールを形成する。その後、レジスト膜を除去し、コンタクトホールを介して下層配線層に電気的に接続される上層配線層を層間絶縁膜の上に形成する。
特開２００１−２６７３２０号公報
上記したように、従来のコンタクトホールは、絶縁膜の上にフォトレジストを塗布してパターニングし、パターニングしたレジスト膜をマスクとして絶縁膜をドライエッチングし、絶縁膜に貫通孔を設けることによって形成していた。したがって、従来のコンタクトホールの形成方法は、絶縁膜をドライエッチングするために高価な真空装置を必要とする。しかも、真空装置を用いた処理であるため、コンタクトホールを形成するのに多くの時間と手間およびエネルギーとを必要とし、真空装置の保守も容易でない。
また、ドライエッチング時には、荷電粒子の基板への衝撃や基板表面の電荷蓄積などによるプラズマダメージが発生し、半導体装置の電気的特性を劣化させるという課題があった。更に、ドライエッチングでは絶縁膜と下層の導電膜とのエッチングにおける選択比を十分確保することが難しいという問題があり、下層の導電膜がエッチングされ、オーミックな電気的導通が取れないという課題がある。更にまた、ドライエッチング時にフォトレジストが硬化して、エッチング後にフォトレジストが除去しにくくなるという課題もある。
本発明は、前記従来技術の欠点を解消するためになされたもので、真空装置を用いずにコンタクトホールを形成することを目的としている。
上記の目的を達成するために、本発明に係るコンタクトホール形成方法は、絶縁膜を介して設けられる第１導電部と第２導電部とを電気的に接続するためのコンタクトホールの形成方法であって、前記第１導電部上のコンタクトホールの形成領域にマスク材を設けるマスク形成工程と、前記マスク材を除いた基板の全面に絶縁膜を形成する絶縁膜形成工程と、前記マスク材を除去して前記絶縁膜に貫通孔を形成するマスク材除去工程と、を有することを特徴としている。
すなわち、本発明は、コンタクトホールを形成する位置にマスク材を設けたのち、その周囲に絶縁膜を形成する。その後、マスク材を除去すると、絶縁膜に貫通孔が形成されるので、これをコンタクトホールとすることができる。したがって、本発明によれば、コンタクトホールを形成するために、絶縁膜をドライエッチングする必要がなく、高価な真空装置を必要としない。このため、コンタクトホールの形成を迅速に行なうことができるとともに、コンタクトホールを形成するための手間とエネルギーとを節減でき、電子デバイスのコストを低減することができる。また、本発明は、ドライエッチングという方法を用いないため、プラズマダメージやフォトレジストの硬化などの問題が発生することがない。更に、本発明においては、下層の導電層が曝されるのはマスク材（例えばフォトレジスト）の除去剤に対してであり、導電層がエッチングされることがない。従って、安定したコンタクトホールを形成することが可能となる。
マスク形成工程は、前記基板の全面に前記マスク材からなるマスク材膜を形成する成膜工程と、前記マスク材膜の不要部を除去し、前記コンタクトホールの形成領域にのみ前記マスク材膜を残すパターニング工程とを有するようにできる。
或いは、マスク形成工程は、マスク形成材料を含む液体材料を前記コンタクトホールの形成領域に選択的に供給する選択塗布工程と、塗布した前記液体材料を固化する固化工程とを有するようにもできる。この場合、除去工程が不要なため、製造プロセスが簡略化される。なお、選択塗布工程は、液滴吐出装置を用いた液滴吐出法にて行うことができる。
また、マスク形成工程は、前記コンタクトホールの形成領域を親液化し、その周囲を撥液化する表面処理工程を有し、選択塗布工程は、その表面処理工程後に行なうものとすることができる。この場合、親液化した領域に対して、液体材料の選択的塗布を一層確実に行うことが可能となる。
マスク材が、フォトレジストなどの有機材料からなっている場合、前記成膜工程は、液体有機材料を塗布する塗布工程と、前記液体有機材料を固化して有機膜を形成する固化工程とを有するように構成し、前記パターニング工程は、前記有機膜を露光する露光工程と、露光した前記有機膜を現像する現像工程とを有するように構成できる。したがって、従来の半導体装置などの製造工程をそのまま利用することができ、新たな設備の負担を避けることができる。液体有機材料の塗布は、いわゆるスピンコートやディップコートなどによって行なうことができる。なお、液体有機材料としては、有機材料を所定の溶媒に分散ないし溶解したものや、硬化前の材料が液状のものは、その液状有機材料を用いることができる。
また、マスク材が有機材料である場合、前記マスク形成工程は、液体有機材料を前記コンタクトホールの形成領域に選択的に供給する選択塗布工程と、塗布した前記液体有機材料を固化する固化工程とを有するのが好適である。液体有機材料のコンタクトホールの形成領域への選択的な供給は、インクジェットプリンタのプリンタヘッドのような定量吐出装置によって行なうことができる。選択的に液体有機材料をコンタクトホールの形成領域に供給する場合、コンタクトの形成領域を親液化し、その周囲を撥液化する表面処理工程を行ない、その後に選択塗布工程を行なうことが望ましい。これにより、コンタクトホールの形成領域への液体有機材料の濡れ性、付着性を高めることができ、液体有機材料が周囲に広がるのを防ぐことができ、コンタクトホールの形成領域にマスク材を確実に配置することができる。
マスク材がフォトレジストなどの有機材料からなる場合、コンタクトホールの形成領域に設けた前記マスク材を酸素と水分が実質的に存在しない雰囲気下に配置し、前記マスク材を所定温度に加熱しつつマスク材に紫外線を照射する硬化工程を設けるのが良い。具体的には、減圧下にて硬化工程を行うことができる。マスク材を減圧下に配置すると、マスク材中に溶存していた水分がマスク材から離脱する。そして、紫外線の照射によって、水分の影響を受けることなく架橋反応を促進することができ、マスク材を緻密にできて耐熱性、耐薬品性を向上することができる。前記硬化工程後に、マスク材を前記所定温度以上の温度に加熱する熱処理工程を追加することができる。これにより、一層緻密で耐熱性、耐薬品性に優れたマスク材とすることができると同時に、その後に行われる絶縁膜形成工程における熱処理において、マスク材からのガス放出を低減させることができる。
さらに、有機材料から形成したマスク材は、撥液処理することが望ましい。マスク材を撥液処理すれば、液体絶縁材料を塗布することにより絶縁膜を形成する場合に、液体絶縁材料がマスク材の上面に付着するのを防止することができ、マスク材の除去を容易に行なうことができる。撥液処理は、マスク材を活性化したフッ素などに晒すことによって行なうことができる。活性なフッ素は、四フッ化炭素（ＣＦ4）などのフッ素系のガスを、大気圧状態においてプラズマ（いわゆる大気圧プラズマ）を生成することによって、容易に得ることができる。なお、撥液処理は、マスク材を撥液性のフォトレジストによって形成すれば不要である。
マスク材がアルミニウムなどの無機材料である場合、前記成膜工程は、無機マスク材を基板に対し例えば蒸着等により成膜して前記マスク材膜を形成し、前記パターニング工程は、前記マスク材膜を例えばフォトエッチングによりパターン形成することができる。無機マスク材の基板への蒸着は、真空蒸着やスパッタリングなどの物理蒸着、ＣＶＤなどの化学蒸着を用いることができる。前記のフォトエッチングは、マスク材膜の上面にフォトリソグラフィー法を用いてレジストマスクを形成し、このレジストマスクを用いてマスク材膜をエッチングする方法である。
絶縁膜を形成する絶縁膜形成工程は、前記基板に液体絶縁材料を塗布する絶縁材料塗布工程と、塗布した前記液体絶縁材料を固化する絶縁材料固化工程とを有するようにできる。これにより、真空装置などを用いずに絶縁膜を形成することが可能で、工程の簡素化、コストの低減を図ることができる。
この場合に用いる液体絶縁材料としては、シロキサン結合を有するＳＯＧ（Spin On Glass）、ポリシラザン、ポリイミド、低誘電率材料（いわゆるＬｏｗ−Ｋ材）などを使用することができる。また、前記液体絶縁材料が、必ずしも絶縁性を有することはなく、最終的に得られた膜が絶縁膜であれば良い。そして、これらの液体絶縁材料は、有機溶媒に溶解して塗布したのち、一般に熱処理することにより、絶縁膜とすることができる。したがって、絶縁材料固化工程は、液体絶縁材料を加熱して行なうことが望ましい。
マスク材除去工程におけるマスク材の除去は、マスク材が有機材料から形成されている場合、大気圧下または減圧下における酸素プラズマによるアッシング、オゾンによるアッシング、或いは通常のフォトレジスト剥離液により行うことができる。また、マスク材が無機材料からなる場合、この無機材料を溶解可能なエッチング液につけることにより、マスク材を除去することができる。もちろん、スピンエッチングでもよい。このような方法によるマスク材の除去では、下層の導電層に対して全く影響を及ぼさない方法を選択できるので、安定してコンタクトホールを開口することができる。
次に、前記絶縁膜を複数層形成するものとし、前記第１導電部上のコンタクトホール形成領域に第１マスク材を設ける第１マスク材形成工程と、前記第１マスク材を除いた基板の全面に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１マスク材を除去して前記第１絶縁膜に第１貫通孔を形成する第１マスク材除去工程と、前記第１絶縁膜に形成した第１貫通孔上に第２マスク材を設ける第２マスク材形成工程と、前記第２マスク材を除いた第１絶縁膜の全面に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２マスク材を除去して前記第２絶縁膜に前記第１貫通孔と同軸の第２貫通孔を形成する第２マスク材除去工程とを含むものとすることができる。これにより複数の絶縁膜を貫通するコンタクトホールを形成することが可能となり、例えば第１導電層と第３導電層を接続するような多層配線の実現が可能となる。
或いは、前記絶縁膜を複数層形成するものとし、前記第１導電部上のコンタクトホール形成領域に第１マスク材を設ける第１マスク材形成工程と、前記第１マスク材を除いた基板の全面に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１マスク材上に第２マスク材を設ける第２マスク材形成工程と、前記第２マスク材を除いた第１絶縁膜の全面に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第１マスク材及び第２マスク材を除去して前記第１絶縁膜及び第２絶縁膜に貫通孔を形成するマスク材除去工程とを含むものとすることができる。この場合も複数の絶縁膜を貫通するコンタクトホールを有する多層配線が実現可能となり、さらに各絶縁膜毎にマスク材を形成・除去する上述の方法に比して製造プロセスが簡略化される。
次に、本発明の薄膜半導体装置の製造方法は、基板上に薄膜半導体装置を形成する薄膜半導体装置の製造方法であって、前記基板上にソース及びドレイン領域を含む半導体膜を形成する工程と、前記ソース及び前記ドレイン領域上におけるコンタクトプラグ形成領域に第１マスク材を設ける工程と、前記コンタクトプラグ形成領域を除く前記半導体膜上に液体材料を塗布してゲート絶縁膜を形成する工程と、前記第１マスク材を除去する工程と、前記ゲート絶縁膜上に、ゲート電極形成領域が開口されてなる第２マスク材を設ける工程と、開口された前記ゲート電極形成領域に液体材料を塗布してゲート電極を形成する工程と、前記第２マスク材を除去する工程と、前記ソース及び前記ドレイン領域におけるコンタクトプラグ形成領域上、及びゲート電極におけるコンタクトプラグ形成領域上に第３マスク材を設ける工程と、前記コンタクトプラグ形成領域を除く前記ゲート電極及び前記ゲート絶縁膜上に液体材料を塗布して層間絶縁膜を形成する工程と、前記第３マスク材を除去する工程と、前記第３マスク材除去後、前記コンタクトプラグ形成領域に液体材料を塗布してコンタクトプラグを形成する工程と、を有することを特徴とする。このような方法によれば、コンタクトプラグを形成するために、ドライエッチングを行う必要がなく、高価な真空装置を必要としない。このため、コンタクトプラグの形成を迅速に行なうことができるとともに、該コンタクトプラグを形成するための手間とエネルギーとを節減でき、当該薄膜半導体装置の製造コストを低減することができる。
なお、上記薄膜半導体装置の製造方法において、前記層間絶縁膜及び前記コンタクトプラグ上に、電極形成領域が開口されてなる第４マスク材を設ける工程と、開口された前記電極形成領域に液体材料を塗布して電極を形成する工程とを有するものであっても良い。
次に、本発明の電子デバイスの製造方法は、上記本発明のコンタクトホール形成方法を用いた方法であって、形成したコンタクトホールに対し、導電材を充填する工程と、充填した導電材上に所定パターンの配線を形成する工程と、を有することを特徴とする。このような方法により、電気的特性に優れ、信頼性の高い電子デバイスを簡便に製造することが可能となる。なお、この場合、コンタクトホールの充填材料及び配線の形成材料として、同一若しくは異種の導電性材料を用いることができる。
また、本発明の電子デバイスの製造方法は、その異なる態様として、形成したコンタクトホールに対し導電材を充填しつつ、該コンタクトホールを含む絶縁層上に所定パターンの配線を形成する工程を有するものとしても良い。このようにコンタクトホールの充填と配線の形成とを同一工程で行うことにより、製造プロセスの簡略化を図ることが可能となる。
そして、本発明に係る電子デバイスは、上記したコンタクトホール形成方法を用いて形成したコンタクトホールを有することを特徴としている。これにより、上記の効果を得ることができる。
本発明に係るコンタクトホール形成方法およびその方法を用いて製造した電子デバイスの好ましい実施の形態を、添付図面に従って詳細に説明する。
図１、図２は、本発明の第１実施形態に係るコンタクトホール形成方法を利用した電子デバイスの製造工程の一例である。この製造工程は、液晶パネル等のスイッチング回路を形成する際に、実施形態のコンタクトホール形成方法を適用したものであって、低温ポリシリコン（ＬＴＰＳ）からなる薄膜トランジスタ（ＴＦＴ）と配線とを接続する方法の工程図である。
まず、図１（１）に示したように、ガラス基板１０の表面に二酸化ケイ素などの下地絶縁膜１２を形成する。この下地絶縁膜１２は、シロキサン結合を有するＳＯＧなどの絶縁材料を含む液体材料（液体絶縁材料）をガラス基板１０に塗布し、これを焼成して加熱分解させて形成することができる。これにより、高価な真空装置などを使用する必要がなく、成膜に必要な投入エネルギーや時間などを節減することができる。液体絶縁材料の塗布は、実施形態の場合、いわゆるスピンコートによって行なっている。しかし、液体絶縁材料の塗布は、ディップコートや液体ミスト化学堆積法（Liquid Source Misted Chemical Deposition：ＬＳＭＣＤ）、スリットコートなどによって行なってもよい。
また、液体絶縁材料の塗布は、いわゆるインクジェットプリンタのプリンタヘッドのような定量吐出装置によって行なうこともできる。この定量吐出装置を用いれば、所望の部分にだけ塗布することが可能であるので、材料を節減することができる。さらに、液体絶縁材料としては、ポリシラザン、ポリイミド、Ｌｏｗ−Ｋ材などを、キシレンなどの所定の溶媒に分散ないし溶解したものを使用することができる。
次に、下地絶縁膜１２の上に多結晶シリコン膜１４を形成する。この多結晶シリコン膜１４は、次のようにして形成することができる。まず、下地絶縁膜１２の上に例えばフッ素樹脂膜などの撥液性の膜（図示せず）を形成する。そして、この撥液膜の素子形成領域に紫外線などを照射し、素子形成領域の撥液膜を分解除去してパターニングし、撥液バンクとする。その後、素子形成領域に液体水素化ケイ素を塗布して乾燥させる。
次に、乾燥させた水素化ケイ素の膜を焼成して熱分解し、アモルファスシリコン膜にする。さらに、ガラス基板１０の全体に紫外線を照射して撥液バンクを分解して除去したのち、アモルファスシリコン膜にＸｅＣｌなどのエキシマレーザを照射してアニールし、アモルファスシリコン膜を多結晶化して多結晶シリコン膜１４にする。
次に、多結晶シリコン膜１４と下地絶縁膜１２とを覆って、ガラス基板１０の全面に液体有機材料であるフォトレジストを塗布する。そして、塗布したフォトレジストを７０〜９０℃の温度で乾燥（プレベーク）し、図１（１）の２点鎖線に示したようにレジスト膜（マスク材膜）２２を形成する。なお、液体有機材料は、感光性の樹脂（例えば、ポリイミド）であってもよい。また、液体有機材料の塗布は、前記の液体絶縁材料の塗布と同様に、スピンコート、ディップコート、ＬＳＭＣＤ、スリットコート、定量吐出装置による塗布を用いることができる。
次に、フォトリソグラフィー法によりレジスト膜２２を露光、現像し、第１導電部となる多結晶シリコン膜１４上のコンタクトホールの形成領域にのみレジスト膜２２を残してマスクピラー（マスク材）２４にする。このマスクピラー２４は、コンタクトホールを形成する絶縁膜の厚さと同等か、それ以上の高さに形成する。また、その絶縁膜を形成する液体成膜材の塗布厚より高く形成してもよい。また、マスクピラー２４は、必要に応じて硬化処理を行なう。マスクピラー２４の硬化処理は、実施形態の場合、次のようにして行なう。
まず、マスクピラー２４を形成したガラス基板１０を図示しない真空チャンバに搬入し、真空チャンバ内を例えば１．３ｋＰａ（１０Ｔｏｒｒ）以下、例えば０．２Ｔｏｒｒ程度に減圧する。そして、マスクピラー２４を所定の温度、例えば１００〜１５０℃（例えば１３０℃）程度の、通常のフォトレジストのポストベーク温度に加熱するとともに、マスクピラー２４に波長２５４ｎｍ程度の紫外線を数分間照射する。これにより、マスクピラー２４は、溶存している水分が脱水されるとともに、紫外線により架橋反応が促進される。しかも、マスクピラー２４は、酸素や水分の影響を受けないため、架橋反応が進んで緻密となり、耐熱性、耐薬品性が向上する。
さらに、マスクピラー２４の硬化処理は、必要に応じてマスクピラー２４をポストベーク温度以上に加熱する熱処理を行なうものとしても良い。この熱処理は、例えば３００℃〜４５０℃の温度で１０分間程度行なう。これにより、非常に耐熱性、耐薬品性に優れたマスクピラーとすることができ、各種の液体成膜材料の使用が可能となる。なお、紫外線照射雰囲気は、減圧状態以外にも、例えば酸素及び水分が実質的に存在しない雰囲気（例えば窒素雰囲気）であっても良い。
その後、同図（２）に示したように、マスクピラー２４を除いたガラス基板１０の全面にゲート絶縁膜２６を形成する。このゲート絶縁膜２６は、下地絶縁膜１２と同様にして形成することができる。そして、マスクピラー２４を除去し、同図（３）に示したように、ゲート絶縁膜２６を貫通した第１コンタクトホール２８を形成する。
なお、マスクピラー２４は、ゲート絶縁膜２６を形成するための液体絶縁材を塗布する前に、撥液処理をすることが望ましい。これにより、マスクピラー２４の上面に液体絶縁材料が付着するのを防止することができ、マスクピラー２４の除去を容易に行なうことができる。マスクピラーの撥液処理は、四フッ化炭素などのフッ素原子を含むガスをプラズマによって分解して活性なフッ素単原子やイオンを生成し、この活性なフッ素にマスクピラー２４を晒すことによって行なうことができる。
次に、図１（４）に示したように、ゲート絶縁膜２６を覆ってレジスト３０を形成する。さらに、レジスト３０をパターニングし、ゲート電極と対応した位置に開口部３２を形成する。そして、導電材料を含む液体材料（例えば有機金属化合物を主成分とする液体材料）を開口部３２に供給し、これを熱処理してゲート電極３４を形成する。その後、レジスト３０を除去する。なお、レジスト３０は撥液膜を用いて構成することもできる。
ここで、導電材料を含む液体材料は、ＬＳＭＣＤやスピンコート、スリットコートなどによって開口部３２に供給してもよいが、例えばインクジェットプリンタのプリンタヘッドのような定量吐出装置によって開口部３２に選択的に供給するとよい。これにより、液体材料の節約が図れるとともに、開口部周辺への液体材料の付着を防止でき、また所望の厚さのゲート電極３４を容易に形成することができる。
次に、ゲート電極３４をマスクとして、多結晶シリコン膜１４に適宜の不純物（例えば、ｐ型導電層を形成する場合はボロンイオン）の打ち込みを行ない、図１（５）に示すようなソース領域１６及びドレイン領域１８を形成するとともに、ゲート電極３４に整合してチャネル領域２０が形成される。その後、同図（５）に示したように、ガラス基板１０の全体にマスク材であるレジスト膜３６を形成する。さらに、フォトリソグラフィー法を用いてレジスト膜３６を露光、現像する。
そして、図２（１）に示したように、コンタクトホール形成領域となる第１コンタクトホール２８と対応した位置、およびゲート電極３４の所定位置に、レジスト膜３６からなるマスクピラー４０を形成する。これらのマスクピラー４０のうち、多結晶シリコン膜１４のソース領域１６とドレイン領域１８とに対応した位置のものは、下端が第１コンタクトホール２８を介してソース領域１６とドレイン領域１８との上面に接触している。このマスクピラー４０は、必要に応じて前記と同様に硬化処理を行なう。
さらに、マスクピラー４０は、図２（１）の右側に示してあるように、ゲート絶縁膜２６の上の部分が第１コンタクトホール２８より大きくなるように形成してもよい。これにより、後述するようにマスクピラー４０を除去して形成したコンタクトホールに段差が形成され（同図（２）参照）、コンタクトホールのステップカバレッジが向上してコンタクトホール内における断線を防ぐことができる。
次に、図２（２）に示したように、マスクピラー４０の周囲、すなわちマスクピラー４０を除いたガラス基板１０の全面に二酸化ケイ素などからなる絶縁膜４２を形成する。この絶縁膜４２は、下地絶縁膜１２などと同様に、液体絶縁材料をＬＳＭＣＤやスピンコート、スリットコートなどによって塗布し、それを熱処理して形成することができる。これにより、表面の平坦化が可能となる。その後、マスクピラー４０をアッシングして除去し、絶縁膜４２に第２コンタクトホール４４を形成する。このとき、第１コンタクトホール２８も貫通させる。なお、絶縁膜４２は、液体材料を用いた塗布方法以外にも、例えばスパッタ等により形成することも可能である。
次に、同図（３）に示したように、図示しない定量吐出装置を用いて、コンタクトホール２８、４４に有機金属化合物を主成分とした液体コンタクト形成材料を供給する。その後、コンタクトホール２８、４４内の液体コンタクト形成材料を焼成して固化し、コンタクトプラグ４６にする。なお、コンタクトホール２８、４４を貫通させた際に基板全体に紫外線を照射し、第１コンタクトホール２８の底面、すなわち第１導電部となるソース領域１６、ドレイン領域１８、ゲート電極３４のコンタクトプラグ形成領域を親液処理するとよい。これらを親液処理することにより、コンタクトプラグ４６との密着性、接合性が向上して電気抵抗を小さくすることができる。
さらに、絶縁層４２を覆ってレジスト４８を形成する。そして、図示しないマスクを介してレジスト４８に紫外線を照射してパターニングし、レジスト４８に配線溝５０を形成する。その後、例えば、透明導電膜を構成するＩＴＯの微粉末や金属微粒子を有機溶媒に分散させた液体配線材料を、定量吐出装置を用いて配線溝５０に供給し、これを熱処理して第２導電部となる配線５２を形成する。これにより、第１導電部であるソース領域１６、ドレイン領域１８、ゲート電極３４と第２導電部である配線５２とがコンタクトホールに設けたコンタクトプラグ４６を介して電気的に接続される。この配線５２は、図示しない液晶パネルの透明電極と一体に形成することも可能である。次に、レジスト４８を除去する（図２（４）参照）。その後、配線５２を覆って二酸化ケイ素、窒化ケイ素（ＳｉＮ）などのパッシベーション膜を形成する。
なお、コンタクトプラグ４６及び配線５２を形成する導電材料としては同一又は異種のものを採用することができる。また、コンタクトプラグ４６及び配線５２を同一工程にて形成するものとしても良く、つまりコンタクトホール２８，４４に導電材料を充填しつつ、配線溝５０に配線５２を形成することができる。この場合、コンタクトプラグ４６及び配線５２を形成する導電材料は同一のものを用いることとなる。
このように、実施の形態においては、コンタクトホールの形成位置にマスクピラーを設け、その後、マスクピラーの周囲に絶縁膜を形成してマスクピラーを除去することにより、コンタクトホールを形成している。このため、実施形態では、絶縁膜のエッチングをすることなくコンタクトホールを形成することができ、高価な真空装置を必要とせず、工程数を削減することができ、工程の簡素化が図れる。また、コンタクトホールの形成を迅速に行なうことができるとともに、コンタクトホールを形成するための手間とエネルギーとを節減でき、電子デバイスのコストを低減することができる。しかも、実施の形態においては、マスクピラー４０を除去してコンタクトホールを形成し、コンタクトホールにのみ液体プラグ形成材料を供給するようにしているため、コンタクトプラグの形成材料の使用量を大幅に削減することができる。
図３は、第２実施形態のコンタクトホール形成方法を説明する要部工程図である。図３において、まず、前記の第１実施形態と同様に、ガラス基板１０の表面に下地絶縁膜１２を形成し、その上に多結晶シリコン膜１４を設ける。その後、多結晶シリコン膜１４と下地絶縁膜１２とを覆って本図に図示しないレジスト膜を形成する。次に、レジスト膜を露光、現像し、図３（１）に示したように、多結晶シリコン膜１４上のコンタクトホールを形成する予定の位置にマスクピラー２４を形成する。さらに、マスクピラー２４を硬化処理、撥液処理したのち、マスクピラー２４の周囲に二酸化ケイ素などからなるゲート絶縁膜２６を形成する。
その後、同図（２）に示したように、マスクピラー２４を残した状態において、ゲート絶縁膜２６の上にレジスト３０を形成する。そして、図示しないマスクを介してレジスト３０に紫外線を照射してパターニングし、レジスト３０に開口部３２を形成する。次に、開口部３２に液体電極材材料を注入して焼成し、ゲート絶縁膜２６の上にゲート電極３４を形成する。その後、レジスト３０を除去する。
次に、ゲート電極３４をマスクとして多結晶シリコン膜１４に不純物を注入し、図３（３）に示したように、ソース領域１６及びドレイン領域１８を形成する。その後、ゲート電極３４およびゲート絶縁膜２６を覆ってレジスト膜３６を形成する。さらに、レジスト膜３６を露光、現像してパターニングし、同図（４）に示したように、マスクピラー２４の上とゲート電極３４の所定位置とにマスクピラー４０を形成する。その後、マスクピラー４０を硬化処理、撥液処理し、さらに同図（５）に示したように、マスクピラー４０の周囲に絶縁膜４２を形成する。そして、マスクピラー４０、２４を除去し、絶縁層４２に第２コンタクトホール４４を形成するとともに、その下方のゲート絶縁膜２６に第１コンタクトホール２８を形成する。その後は、前記した図２（３）、（４）の工程を行ない、ＴＦＴを完成させる。
このように、この第２実施形態のコンタクト形成方法においては、ゲート絶縁膜２６を形成する際に設けたマスクピラー２４を、レジスト膜３６からなるマスクピラー４０とともに除去するようにしているため、より工程の簡素化を図ることができる。
図４は、第３実施形態のコンタクトホール形成方法を説明する工程図であって、いわゆるフォトエッチングによってコンタクトホールを形成する工程図である。なお、この第３実施形態においては、図４（１）に示したように、すでにシリコンウエハやガラスなどの基板６０の上面に絶縁膜６２を介して、不純物を拡散させた第１導電部となるシリコン膜６４が形成してあるものとする。
そこで、この第３実施形態のコンタクトホール形成方法においては、図４（１）に示したように、まずシリコン膜６４の上にアルミニウム（Ａｌ）や銅（Ｃｕ）などの無機材料からなるマスク材膜６６を成膜する。この無機材料からなるマスク材膜６６は、真空蒸着やスパッタリングなどの物理蒸着、ＣＶＤなどの化学蒸着によって形成する。
次に、マスク材膜６６の上にフォトレジストを塗布して乾燥させ、レジスト膜６８を形成する。その後、フォトリソグラフィー法によってレジスト膜６８を露光、現像し、同図（２）に示したように、マスク材膜６６のコンタクトホールの形成領域と対応した位置にのみレジスト膜６８を残す。さらに、マスク材膜６６を溶解可能なエッチング液に基板６０を浸漬し、マスク材膜６６のエッチングを行なう。これにより、図４（３）に示したように、レジスト膜６８の下方にのみマスク材膜６６がマスクピラー７０として残される。
次に、レジスト膜６８をアッシングなどにより除去したのち、同図（４）に示すように、マスクピラー７０を除いた基板６０の全面に絶縁膜７２を形成する。続いて、マスクピラー７０を形成した状態で、絶縁膜７２に対する熱処理を行い、該絶縁膜７２を硬化させる。さらに、絶縁膜７２を設けた基板６０をエッチング液に浸漬し、マスク材であるマスクピラー７０をエッチングして除去する。これにより、同図（５）に示したように、絶縁膜７２を貫通したコンタクトホール７４が形成される。その後、前記と同様にして絶縁膜７２の上に図示しない配線層を形成し、この配線層とシリコン膜６４とをコンタクトホール７４に設けたコンタクトプラグなどを介して電気的に接続する。
このように、無機材料からなるマスク材を用いることにより、第１導電部の材質に応じたコンタクト材を選択することにより、コンタクトホールを形成するためのエッチングによる下部導電部に与えるダメージをなくすことができる。したがって、コンタクトホール内に配置される導電性材料との密着性、接合性が改善され、接続抵抗を小さくすることができる。また、マスクピラー７０を形成するエッチングの際に、いわゆるオーバーエッチングとなった場合であっても、下層のシリコン膜６４にダメージを与えることがなく、マスクピラー７０が小さめに形成される。したがって、このマスクピラー７０によるコンタクトホール７４は、小さめに形成されるだけなので、他の導電部との短絡や耐圧不足などを生じるおそれがない。
なお、マスク材として感光性のないポリイミドなどの有機材料を使用する場合、有機材料によるマスク材膜を形成し、これを上記のフォトエッチングすることにより、マスクピラーを形成でき、コンタクトホールを形成できる。
図５は、第４実施形態の説明図である。この実施形態のコンタクトホール形成方法は、インクジェットプリンタのプリンタヘッドのような定量吐出装置８０により液体マスク材料８２を塗布してマスク材を形成する。この場合、例えば絶縁基板８４に形成された下部導電部（第１導電部）８６の、コンタクトホール形成領域８８にのみ選択的に液体マスク材料８２を供給する。そして、コンタクトホール形成領域８８に供給した液体マスク材料８２を固化することにより、コンタクトホール形成領域８８にマスク材を形成する。
なお、この場合、コンタクトホール形成領域８８に液体マスク材料８２を塗布する前に、コンタクトホール形成領域８８を親液化するとともに、その周囲９０を撥液化する表面処理工程を行なうことが望ましい。これにより、液体マスク材料８２がコンタクトホール形成領域８８の周囲９０に広がるのを防ぐことができる。また、液体マスク材料のコンタクトホール形成領域８８に対する濡れ性が向上し、液体マスク材料の付着性が向上してコンタクトホール形成領域８８への液体マスク材料の供給量を多くすることができる。なお、周囲９０の撥液処理は、周囲９０にフッ素樹脂などの撥液膜を形成して行なってもよい。
本発明は、上記実施形態に限定されず、特許請求の範囲を逸脱しない範囲で種々の変更を行うことができる。例えば上記実施形態の各構成は、その一部を省略したり、上記とは異なるように任意に組み合わせることができる。
実施の形態に係る電子デバイスの製造工程の一部を示す説明図である。 第１実施形態の図１に続く工程を説明する図である。 第２実施形態のコンタクトホール形成方法の要部工程図である。 第３実施形態のコンタクトホール形成方法の工程図である。 第４実施形態のコンタクトホール形成方法の説明図である。
符号の説明
１０…ガラス基板、１２…下地絶縁膜、１４…第１導電部（多結晶シリコン膜）、１６…ソース領域、１８…ドレイン領域、２０…チャネル領域、２２、３６…マスク材膜（レジスト膜）、２４、４０、７０…マスク材（マスクピラー）、２６、４２…絶縁膜（ゲート絶縁膜、絶縁層）、２８…第１コンタクトホール、３４…ゲート電極、４４…第２コンタクトホール、４６…コンタクトプラグ、５２…第２導電層（配線）、６０…基板、６４…第１導電部（シリコン膜）、６６…マスク材膜、７４…コンタクトホール、８０…定量吐出装置、８２…液体マスク材料、８８…コンタクトホール形成領域

Claims (27)

  1. 絶縁膜を介して設けられる第１導電部と第２導電部とを電気的に接続するためのコンタクトホールの形成方法であって、
    前記第１導電部上のコンタクトホールの形成領域にマスク材を設けるマスク形成工程と、
    前記マスク材を除いた基板の全面に絶縁膜を形成する絶縁膜形成工程と、
    前記マスク材を除去して前記絶縁膜に貫通孔を形成するマスク材除去工程と、
    を有することを特徴とするコンタクトホール形成方法。
  2. 請求項１に記載のコンタクトホール形成方法において、
    前記マスク形成工程は、前記基板の全面に前記マスク材からなるマスク材膜を形成する成膜工程と、前記マスク材膜の不要部を除去し、前記コンタクトホールの形成領域にのみ前記マスク材膜を残すパターニング工程とを有することを特徴とするコンタクトホール形成方法。
  3. 請求項１に記載のコンタクトホール形成方法において、
    前記マスク形成工程は、マスク形成材料を含む液体材料を前記コンタクトホールの形成領域に選択的に供給する選択塗布工程と、塗布した前記液体材料を固化する固化工程と、
    を有することを特徴とするコンタクトホール形成方法。
  4. 請求項３に記載のコンタクトホール形成方法において、
    前記選択塗布工程は、液滴吐出装置を用いた液滴吐出法にて行うことを特徴とするコンタクトホール形成方法。
  5. 請求項３又は４に記載のコンタクトホール形成方法において、
    前記マスク形成工程は、前記コンタクトホールの形成領域を親液化し、その周囲を撥液化する表面処理工程を有し、
    前記選択塗布工程は、前記表面処理工程後に行なうことを特徴とするコンタクトホール形成方法。
  6. 請求項３ないし５のいずれか１項に記載のコンタクトホール形成方法において、
    前記マスク材は、有機材料からなり、
    前記選択塗布工程において液体有機材料を前記コンタクトホールの形成領域に選択的に供給し、前記固化工程において塗布した前記液体有機材料を固化することを有することを特徴とするコンタクトホール形成方法。
  7. 請求項２に記載のコンタクトホール形成方法において、
    前記マスク材は、有機材料からなり、
    前記成膜工程は、液体有機材料を塗布する塗布工程と、前記液体有機材料を固化して有機膜を形成する固化工程とを有し、
    前記パターニング工程は、前記有機膜を露光する露光工程と、露光した前記有機膜を現像する現像工程とを有することを特徴とするコンタクトホール形成方法。
  8. 請求項６又は７に記載のコンタクトホール形成方法において、
    前記コンタクトホールの形成領域に設けた前記マスク材を酸素と水分が実質的に存在しない雰囲気下に配置し、前記マスク材を所定温度に加熱しつつマスク材に紫外線を照射する硬化工程を有することを特徴とするコンタクトホール形成方法。
  9. 請求項６又は７に記載のコンタクトホール形成方法において、
    前記コンタクトホールの形成領域に設けた前記マスク材を減圧下に配置し、前記マスク材を所定温度に加熱しつつマスク材に紫外線を照射する硬化工程を有することを特徴とするコンタクトホール形成方法。
  10. 請求項８又は９に記載のコンタクトホール形成方法において、
    前記硬化工程は、前記紫外線の照射後に、前記マスク材を前記所定温度以上の高温に加熱する熱処理工程を有することを特徴とするコンタクトホール形成方法。
  11. 請求項６ないし１０のいずれか１項に記載のコンタクトホール形成方法において、
    前記マスク材を撥液処理することを特徴とするコンタクトホール形成方法。
  12. 請求項２に記載のコンタクトホール形成方法において、
    前記マスク材は、無機材料からなり、
    前記成膜工程は、無機マスク材料を前記基板に全面形成することにより前記マスク材膜を形成し、
    前記パターニング工程は、前記無機材料からなるマスク材膜をパターニングする、
    ことを特徴とするコンタクトホール形成方法。
  13. 請求項２に記載のコンタクトホール形成方法において、
    前記マスク材は、無機材料からなり、
    前記成膜工程は、無機マスク材料を前記基板に蒸着またはスパッタリングにより前記マスク材膜を形成し、
    前記パターニング工程は、前記マスク材膜をフォトエッチングする、
    ことを特徴とするコンタクトホール形成方法。
  14. 請求項１ないし１３のいずれか１項に記載のコンタクトホール形成方法において、
    前記絶縁膜形成工程は、前記基板に液体絶縁材料を塗布する絶縁材料塗布工程と、塗布した前記液体絶縁材料を固化する絶縁材料固化工程とを有することを特徴とするコンタクトホール形成方法。
  15. 請求項１４に記載のコンタクトホール形成方法において、
    前記絶縁材料固化工程は、前記液体絶縁材料を加熱して行なうことを特徴とするコンタクトホール形成方法。
  16. 請求項１ないし１５のいずれか１項に記載のコンタクトホール形成方法において、
    前記絶縁膜は第１及び第２の絶縁膜を含み、
    前記第１導電部上のコンタクトホール形成領域に第１マスク材を設ける第１マスク材形成工程と、
    前記第１マスク材を除いた基板の全面に第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１マスク材を除去して前記第１絶縁膜に第１貫通孔を形成する第１マスク材除去工程と、
    前記第１絶縁膜に形成した第１貫通孔上に第２マスク材を設ける第２マスク材形成工程と、
    前記第２マスク材を除いた第１絶縁膜の全面に第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記第２マスク材を除去して前記第２絶縁膜に前記第１貫通孔と同軸の第２貫通孔を形成する第２マスク材除去工程とを含むことを特徴とするコンタクトホール形成方法。
  17. 請求項１ないし１５のいずれか１項に記載のコンタクトホール形成方法において、
    前記絶縁膜を複数層形成するものとし、
    前記第１導電部上のコンタクトホール形成領域に第１マスク材を設ける第１マスク材形成工程と、
    前記第１マスク材を除いた基板の全面に第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１マスク材上に第２マスク材を設ける第２マスク材形成工程と、
    前記第２マスク材を除いた第１絶縁膜の全面に第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記第１マスク材及び第２マスク材を除去して前記第１絶縁膜及び第２絶縁膜に貫通孔を形成するマスク材除去工程とを含むことを特徴とするコンタクトホール形成方法。
  18. 基板上に薄膜半導体装置を形成する薄膜半導体装置の製造方法であって、
    前記基板上にソース及びドレイン領域を含む半導体膜を形成する工程と、
    前記ソース及び前記ドレイン領域上におけるコンタクトプラグ形成領域に第１マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記半導体膜上に液体材料を塗布してゲート絶縁膜を形成する工程と、
    前記第１マスク材を除去する工程と、
    前記ゲート絶縁膜上に、ゲート電極形成領域が開口されてなる第２マスク材を設ける工程と、
    開口された前記ゲート電極形成領域に液体材料を塗布してゲート電極を形成する工程と、
    前記第２マスク材を除去する工程と、
    前記ソース及び前記ドレイン領域におけるコンタクトプラグ形成領域上、及びゲート電極におけるコンタクトプラグ形成領域上に第３マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記ゲート電極及び前記ゲート絶縁膜上に液体材料を塗布して層間絶縁膜を形成する工程と、
    前記第３マスク材を除去する工程と、
    前記第３マスク材除去後、前記コンタクトプラグ形成領域に液体材料を塗布してコンタクトプラグを形成する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  19. 請求項１８に記載の薄膜半導体装置の製造方法において、
    前記層間絶縁膜及び前記コンタクトプラグ上に、電極形成領域が開口されてなる第４マスク材を設ける工程と、
    開口された前記電極形成領域に液体材料を塗布して電極を形成する工程と
    を有することを特徴とする薄膜半導体装置の製造方法。
  20. 基板上に薄膜半導体装置を形成する薄膜半導体装置の製造方法であって、
    前記基板上にソース及びドレイン領域を含む半導体膜を形成する工程と、
    前記ソース及び前記ドレイン領域上におけるコンタクトプラグ形成領域に第１マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記半導体膜上に液体材料を塗布してゲート絶縁膜を形成する工程と、
    前記第１マスク材を除去する工程と、
    前記ゲート絶縁膜上に、ゲート電極形成領域が開口されてなる第２マスク材を設ける工程と、
    開口された前記ゲート電極形成領域に液体材料を塗布してゲート電極を形成する工程と、
    前記第２マスク材を除去する工程と、
    前記ソース及び前記ドレイン領域におけるコンタクトプラグ形成領域上、及びゲート電極におけるコンタクトプラグ形成領域上に第３マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記ゲート電極及び前記ゲート絶縁膜上に液体材料を塗布して層間絶縁膜を形成する工程と、
    前記第３マスク材を除去する工程と、
    前記第３マスク材除去後、前記層間絶縁膜上に電極形成領域が開口されてなる第４マスク材を設ける工程と、
    前記コンタクトプラグ形成領域及び開口された前記電極形成領域に液体材料を塗布してコンタクトプラグ及び電極を形成する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  21. 基板上に薄膜半導体装置を形成する薄膜半導体装置の製造方法であって、
    前記基板上にソース及びドレイン領域を含む半導体膜を形成する工程と、
    前記ソース及び前記ドレイン領域上におけるコンタクトプラグ形成領域に第１マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記半導体膜上に液体材料を塗布してゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、ゲート電極形成領域が開口されてなる第２マスク材を設ける工程と、
    開口された前記ゲート電極形成領域に液体材料を塗布してゲート電極を形成する工程と、
    前記第２マスク材を除去する工程と、
    前記第１マスク材上、及びゲート電極におけるコンタクトプラグ形成領域上に第３マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記ゲート電極及び前記ゲート絶縁膜上に液体材料を塗布して層間絶縁膜を形成する工程と、
    前記第１マスク材及び前記第３マスク材を除去する工程と、
    前記第１マスク材及び前記第３マスク材を除去後、前記コンタクトプラグ形成領域に液体材料を塗布してコンタクトプラグを形成する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  22. 請求項２１に記載の薄膜半導体装置の製造方法において、
    前記層間絶縁膜及び前記コンタクトプラグ上に、電極形成領域が開口されてなる第４マスク材を設ける工程と、
    開口された前記電極形成領域に液体材料を塗布して電極を形成する工程と
    を有することを特徴とする薄膜半導体装置の製造方法。
  23. 基板上に薄膜半導体装置を形成する薄膜半導体装置の製造方法において、
    前記基板上にソース及びドレイン領域を含む半導体膜を形成する工程と、
    前記ソース及び前記ドレイン領域上におけるコンタクトプラグ形成領域に第１マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記半導体膜上に液体材料を塗布してゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、ゲート電極形成領域が開口されてなる第２マスク材を設ける工程と、
    開口された前記ゲート電極形成領域に液体材料を塗布してゲート電極を形成する工程と、
    前記第２マスク材を除去する工程と、
    前記第１マスク材上、及びゲート電極におけるコンタクトプラグ形成領域上に第３マスク材を設ける工程と、
    前記コンタクトプラグ形成領域を除く前記ゲート電極及び前記ゲート絶縁膜上に液体材料を塗布して層間絶縁膜を形成する工程と、
    前記第１マスク材及び前記第３マスク材を除去する工程と、
    前記第１マスク材及び前記第３マスク材を除去後、前記層間絶縁膜及び前記コンタクトプラグ上に、電極形成領域が開口されてなる第４マスク材を設ける工程と、
    前記コンタクトプラグ形成領域及び開口された前記電極形成領域に液体材料を塗布してコンタクトプラグ及び電極を形成する工程と、
    を有することを特徴とする薄膜半導体装置の製造方法。
  24. 請求項１ないし１７のいずれか１項に記載のコンタクトホールの形成方法を用いた電子デバイスの製造方法であって、
    形成したコンタクトホールに対し、導電材を充填する工程と、
    充填した導電材上に所定パターンの配線を形成する工程と、を有することを特徴とする電子デバイスの製造方法。
  25. 請求項１ないし１７のいずれか１項に記載のコンタクトホール形成方法を用いた電子デバイスの製造方法であって、
    形成したコンタクトホールに対し導電材を充填しつつ、該コンタクトホールを含む絶縁層上に所定パターンの配線を形成する工程を有することを特徴とする電子デバイスの製造方法。
  26. 請求項１ないし１７のいずれか１項に記載のコンタクトホール形成方法を用いて形成したコンタクトホールを有することを特徴とする電子デバイス。
  27. 請求項１８ないし２３のいずれか１項に記載の薄膜半導体装置の製造方法を用いて形成した薄膜半導体装置を有することを特徴とする電子デバイス。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006184136A (ja) * 2004-12-28 2006-07-13 Aitesu:Kk 半導体解析装置およびその方法
JP2006261664A (ja) * 2005-03-18 2006-09-28 Kovio Inc レーザパターニングされた金属ゲートを備えるｍｏｓトランジスタ及びそれを形成するための方法
JP2008085313A (ja) * 2006-08-29 2008-04-10 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2008153354A (ja) * 2006-12-15 2008-07-03 Sony Corp 有機半導体パターンの形成方法および半導体装置の製造方法
JP2011035426A (ja) * 2004-11-30 2011-02-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012186455A (ja) * 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
CN102709242A (zh) * 2006-08-29 2012-10-03 株式会社半导体能源研究所 显示装置的制造方法
KR101626536B1 (ko) * 2015-07-03 2016-06-01 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조 방법
US10103272B2 (en) 2009-12-11 2018-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948472B2 (ja) * 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
WO2006085634A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2006261240A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 電子デバイス用基板、電子デバイス用基板の製造方法、表示装置および電子機器
JP5091962B2 (ja) * 2010-03-03 2012-12-05 株式会社東芝 半導体装置
TW201308616A (zh) * 2011-08-03 2013-02-16 Motech Ind Inc 於基板上形成導電性圖案之方法
JP6254459B2 (ja) * 2014-02-27 2017-12-27 東京エレクトロン株式会社 重合膜の耐薬品性改善方法、重合膜の成膜方法、成膜装置、および電子製品の製造方法
CN104022042B (zh) * 2014-06-10 2017-01-25 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制作方法和阵列基板的制作方法
KR102352232B1 (ko) * 2015-06-15 2022-01-17 삼성전자주식회사 콘택 구조체들을 갖는 반도체 소자의 제조 방법
US20170068359A1 (en) * 2015-09-08 2017-03-09 Apple Inc. Encapsulated Metal Nanowires
KR102258317B1 (ko) * 2015-11-06 2021-06-01 삼성전자주식회사 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법
CN113655695B (zh) * 2021-09-02 2023-11-07 西华大学 一种基于介质微球超分辨成像的复合光刻对准系统及方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4185294A (en) * 1975-12-10 1980-01-22 Tokyo Shibaura Electric Co., Ltd. Semiconductor device and a method for manufacturing the same
JPH0290653A (ja) 1988-09-28 1990-03-30 Nec Corp 多層配線半導体装置の製造方法
JP2726502B2 (ja) * 1989-08-10 1998-03-11 株式会社東芝 半導体装置の製造方法
JPH03136245A (ja) 1989-10-21 1991-06-11 Sony Corp 半導体装置の製造方法
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
JPH07120516B2 (ja) 1990-07-26 1995-12-20 株式会社東芝 低エネルギ−電子の照射方法および照射装置
KR950010853B1 (ko) * 1992-10-13 1995-09-25 금성일렉트론주식회사 반도체장치의 역 콘택 제조 방법
JP2968146B2 (ja) * 1993-04-02 1999-10-25 シャープ株式会社 電極の製造方法
JPH07122637A (ja) 1993-10-25 1995-05-12 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH07122638A (ja) 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法
JPH07161711A (ja) 1993-12-10 1995-06-23 Hitachi Ltd パターン形成法
JPH08124840A (ja) 1994-10-20 1996-05-17 Shimada Phys & Chem Ind Co Ltd 液状樹脂の成膜方法
US5723381A (en) 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
KR0179289B1 (ko) * 1996-04-12 1999-04-15 문정환 금속배선 형성방법
JPH09312336A (ja) 1996-05-20 1997-12-02 Yamaha Corp 接続孔形成法
JPH10112499A (ja) 1996-08-12 1998-04-28 Sony Corp 金属プラグおよび／または金属配線の形成方法
US6010955A (en) * 1996-09-23 2000-01-04 Kabushiki Kaisha Toshiba Electrical connection forming process for semiconductor devices
US6010954A (en) * 1997-07-11 2000-01-04 Chartered Semiconductor Manufacturing, Ltd. Cmos gate architecture for integration of salicide process in sub 0.1 . .muM devices
TW360949B (en) 1997-12-19 1999-06-11 United Microelectronics Corp Dual damascene process
JP3080073B2 (ja) 1998-06-16 2000-08-21 日本電気株式会社 半導体装置の製造方法
JP2000269336A (ja) 1999-03-19 2000-09-29 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP3806596B2 (ja) * 1999-12-27 2006-08-09 三洋電機株式会社 表示装置およびその製造方法
JP3715502B2 (ja) * 2000-03-14 2005-11-09 株式会社東芝 半導体装置及びその製造方法
JP4035968B2 (ja) 2000-06-30 2008-01-23 セイコーエプソン株式会社 導電膜パターンの形成方法
TW498435B (en) * 2000-08-15 2002-08-11 Hitachi Ltd Method of producing semiconductor integrated circuit device and method of producing multi-chip module
US6958508B2 (en) * 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
JP3520853B2 (ja) * 2001-01-26 2004-04-19 株式会社村田製作所 弾性表面波素子及びその製造方法
US7118943B2 (en) * 2002-04-22 2006-10-10 Seiko Epson Corporation Production method of a thin film device, production method of a transistor, electro-optical apparatus and electronic equipment
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035426A (ja) * 2004-11-30 2011-02-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2006184136A (ja) * 2004-12-28 2006-07-13 Aitesu:Kk 半導体解析装置およびその方法
JP2006261664A (ja) * 2005-03-18 2006-09-28 Kovio Inc レーザパターニングされた金属ゲートを備えるｍｏｓトランジスタ及びそれを形成するための方法
US8461628B2 (en) 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
KR101407371B1 (ko) 2006-08-29 2014-06-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제작방법
CN102709242A (zh) * 2006-08-29 2012-10-03 株式会社半导体能源研究所 显示装置的制造方法
US8409905B2 (en) 2006-08-29 2013-04-02 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP2008085313A (ja) * 2006-08-29 2008-04-10 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2008153354A (ja) * 2006-12-15 2008-07-03 Sony Corp 有機半導体パターンの形成方法および半導体装置の製造方法
US10103272B2 (en) 2009-12-11 2018-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10804409B2 (en) 2009-12-11 2020-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11545579B2 (en) 2009-12-11 2023-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012186455A (ja) * 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
KR101626536B1 (ko) * 2015-07-03 2016-06-01 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조 방법

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