JPH06216157A - Mis型半導体装置の作製方法 - Google Patents

Mis型半導体装置の作製方法

Info

Publication number
JPH06216157A
JPH06216157A JP5023288A JP2328893A JPH06216157A JP H06216157 A JPH06216157 A JP H06216157A JP 5023288 A JP5023288 A JP 5023288A JP 2328893 A JP2328893 A JP 2328893A JP H06216157 A JPH06216157 A JP H06216157A
Authority
JP
Japan
Prior art keywords
semiconductor
wiring
impurity region
region
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5023288A
Other languages
English (en)
Other versions
JP3431653B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Yasuhiko Takemura
保彦 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP02328893A priority Critical patent/JP3431653B2/ja
Priority to TW086207869U priority patent/TW435820U/zh
Priority to TW089102357A priority patent/TW425637B/zh
Priority to TW083100226A priority patent/TW403972B/zh
Priority to US08/181,906 priority patent/US5523257A/en
Priority to CNB001038958A priority patent/CN1314080C/zh
Priority to CN94101919A priority patent/CN1061468C/zh
Priority to KR1019940001011A priority patent/KR0161994B1/ko
Publication of JPH06216157A publication Critical patent/JPH06216157A/ja
Priority to US08/654,052 priority patent/US5736750A/en
Priority to US08/721,537 priority patent/US5891766A/en
Priority to CNB981147798A priority patent/CN1156015C/zh
Priority to US09/251,436 priority patent/US6114728A/en
Priority to KR1020000046293A priority patent/KR100320789B1/ko
Priority to US09/641,559 priority patent/US6417543B1/en
Priority to KR1020010007210A priority patent/KR100448904B1/ko
Priority to US10/136,322 priority patent/US6984551B2/en
Application granted granted Critical
Publication of JP3431653B2 publication Critical patent/JP3431653B2/ja
Priority to US11/327,430 priority patent/US7351624B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】 信頼性の高いMIS型半導体装置を低温プロ
セスによって作製することを目的とする。 【構成】 MIS型半導体装置の作製方法に関し、半導
体基板もしくは半導体薄膜に選択的に不純物領域を形成
し、ついで、前記不純物領域とそれに隣接する活性領域
の境界にもレーザーもしくはそれと同等な強光が照射さ
れるようにして、レーザーもしくはそれと同等な強光を
上面から照射することによって、活性化をおこなうこと
を特徴とする半導体装置の作製方法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、金属(M)−絶縁物
(I)−半導体(S)型半導体装置、いわゆるMIS型
半導体装置(絶縁ゲイト型半導体装置ともいう)の作製
方法に関する。MIS型半導体装置には、例えば、MO
Sトランジスタ、薄膜トランジスタ等が含まれる。
【0002】
【従来の技術】従来、MIS型半導体装置は自己整合法
(セルフアライン法)を用いて作製されてきた。この方
法は半導体基板もしくは半導体被膜上にゲイト絶縁膜を
介してゲイト電極を形成し、このゲイト電極をマスクと
して、前記半導体基板もしくは半導体被膜中に不純物を
導入するものである。不純物を導入する手段としては、
熱拡散法、イオン注入法、プラズマドーピング法、レー
ザードーピング法が用いられる。このような手段によっ
て、ゲイト電極との端部と不純物領域(ソース、ドレイ
ン)の端部がほぼ一致し、ゲイト電極と不純物領域が重
なるオーバーラップ状態(寄生容量の発生の原因)やゲ
イト電極と不純物領域が離れるオフセット状態(実効移
動度の低下の原因)をなくすことができた。
【0003】ただし、従来の工程では、不純物領域と、
それに隣接し、ゲイト電極の下部にある活性領域(チャ
ネル形成領域)のキャリヤ濃度の空間的変化が大きすぎ
て、著しく大きな電界を生じせしめ、特にゲイト電極に
逆バイアス電圧を印加した場合のリーク電流(OFF電
流)が増大するという問題があった。
【0004】この問題に対しては、本発明人らは、ゲイ
ト電極と不純物領域とをわずかにオフセット状態とする
ことによって改善できることを見出し、さらには、この
オフセット状態を実現せしめるために、ゲイト電極を陽
極酸化可能な材料によって形成し、陽極酸化の結果、生
成された陽極酸化膜をもマスクとして不純物導入をおこ
なうことによって、300nm以下のオフセット状態を
再現性よく得ることを見出した。
【0005】また、イオン注入法、プラズマドーピング
法のごとき高速イオンを半導体基板もしくは半導体被膜
に照射することによって不純物導入をおこなう方法にお
いては、イオンの侵入した部分の半導体基板もしくは半
導体被膜の結晶性が損なわれるため、結晶性を改善せし
めること(活性化)が必要とされた。従来は、主として
600℃以上の温度において熱的に結晶性の改善をおこ
なったが、近年にはプロセスの低温化が求められる傾向
にあり、本発明人等は、レーザーもしくはそれと同等な
強光を照射することによっても活性化をおこなえるこ
と、およびその量産性が優れていることをも示した。
【0006】図2に示すのは、上記の思想に基づいた薄
膜トランジスタの作製工程である。まず、基板201上
に下地絶縁膜202を堆積し、さらに、島状の結晶性半
導体領域203を形成し、これを覆って、ゲイト絶縁膜
として機能する絶縁膜204を形成する。そして、陽極
酸化可能な材料を用いてゲイト配線205を形成する。
(図2(A))
【0007】次に、ゲイト配線を陽極酸化し、ゲイト配
線の表面に厚さ300nm以下、好ましくは250nm
以下の陽極酸化物206を形成する。そして、この陽極
酸化物をマスクとして、イオン注入法、イオンドーピン
グ法等の手段によって、自己整合的に不純物(例えば、
燐(P))を照射し、不純物領域207を形成する。
(図2(B))
【0008】その後、上面からレーザー光等の強光を照
射することによって不純物の導入された領域の活性化を
おこなう。(図2(C)) 最後に、層間絶縁物208を堆積し、不純物領域にコン
タクトホールを形成して、これに接続する電極209を
形成して、薄膜トランジスタが完成する。(図2
(D))
【0009】
【発明が解決しようする課題】しかしながら、上記に示
した方法では、不純物領域と活性領域(ゲイト電極の直
下の半導体領域で不純物領域に挟まれている)の境界
(図2(C)において、Xで指示する)が不安定であ
り、長時間の使用においてはリーク電流の増大等の問題
が生じ、信頼性が低下することが明らかになった。すな
わち、工程から明らかなように、活性領域は実質的に、
最初から結晶性は変化しない。一方、活性領域に隣接す
る不純物領域は、最初、活性領域と同じ結晶性を有して
いるが、不純物導入の過程で結晶性が破壊される。不純
物領域は後のレーザー照射工程によって回復されるが、
当初の結晶性と同じ状態を再現することは難しく、特に
不純物領域の中でも活性領域に接する部分は、レーザー
照射の際に影となる可能性が高く、十分な活性化がおこ
なえないことが明らかになった。すなわち、不純物領域
と活性領域の結晶性が不連続であり、このためトラップ
準位等が発生しやすい。特に不純物の導入方法として高
速イオンを照射する方式を採用した場合には、不純物イ
オンが散乱によって、ゲイト電極部の下に回り込み、そ
の部分の結晶性を破壊する。そして、このようなゲイト
電極部の下の領域はゲイト電極部が影となってレーザー
等によって活性化することが不可能であった。
【0010】この問題点を解決する一つの方法は、裏面
からレーザー等の光照射をおこなって、活性化すること
である。この方法では、ゲイト配線が影とならないの
で、活性領域と不純物領域の境界も十分に活性化され
る。しかし、この場合には基板材料が光を透過すること
が必要であり、当然のことながら、シリコンウェファー
等を用いる場合には利用できない。また、多くのガラス
基板は300nm以下の紫外光を透過することは難しい
ので、例えば、量産性に優れたKrFエキシマーレーザ
ー(波長248nm)は利用できない。
【0011】本発明は、かかる問題点を顧みてなされた
ものであり、活性領域と不純物領域の結晶性の連続性を
達成することによって、信頼性の高いMIS型半導体装
置、例えば、MOSトランジスタや薄膜トランジスタを
得ることを課題とする。
【0012】
【問題を解決するための手段】本発明は、レーザーもし
くはフラッシュランプ等の強力な光源より発せられる光
エネルギーを上面より不純物領域に照射してこれを活性
化せしめる際に、不純物領域のみでなくそれに隣接する
活性領域の一部、特に不純物領域と活性領域の境界部分
にも光エネルギーを照射するものであり、かかる目的を
遂行するためにゲイト電極部を構成する材料の一部を除
去することを特徴とする。
【0013】本発明の第一の構成は、結晶性の半導体基
板もしくは半導体被膜上に不純物領域を形成するための
マスクとして機能する材料を形成したのち、これをマス
クとして不純物を半導体基板もしくは半導体被膜中に導
入する工程と、このマスク材料を除去して、不純物領域
と活性領域の双方に光エネルギーが照射できる状態と
し、この状態で光エネルギーを照射して、活性化をおこ
なう工程と、その後、活性領域上にゲイト電極(ゲイト
配線)を形成する工程とを有する。このような方法を採
用する場合に、オフセット領域を形成せんとすれば不純
物領域形成のためのマスク材のパターンは、ゲイト電極
のパターンよりもその幅を広くする必要がある。もし、
ゲイト電極のパターンの法が不純物注入のマスク材のパ
ターンよりも大きければ不純物領域とゲイト電極が重な
る(オーバーラップする)からである。
【0014】また、異なるフォトマスクを使用して良く
似たパターンを厳密に重ねることは難しい。特に本発明
が必要とするような1μm以下のオフセット状態を量産
的に実現することはほとんど不可能である。これに対
し、同じフォトマスクを使用して重ねることは比較的容
易である。しかし、例えば、あるフォトマスクを使用し
て、あるパターンの配線を形成して、これをマスク材と
して不純物領域を形成した後、この配線を除去し、さら
に同じフォトマスクを使用して配線を形成した場合に
は、オフセット状態はほとんど形成されない。しかし、
その後、配線の表面を陽極酸化すれば、導伝面が後退す
ることによりオフセット状態が実現される。
【0015】また、最初に形成した配線を陽極酸化する
と陽極酸化物の表面が前進するので、これをマスクとし
て不純物領域を形成すれば、最初の配線のパターンより
も外側に不純物領域が形成される。そして、2度目の配
線を陽極酸化すれば、導伝面の後退により、さらにオフ
セット状態が拡大される。
【0016】このように、ゲイト電極を陽極酸化可能な
材料によって構成し、これを陽極酸化することによって
比較的容易にオフセット状態を実現できる。陽極酸化物
はその他に、層間の短絡を防止するという効果も有して
いることはいうまでもない。また、ゲイト電極(配線)
を陽極酸化物で被覆し、さらに層間絶縁物等を設けて上
部配線との容量結合を低下させる構造としてもよいこと
はいうまでもない。
【0017】本発明の第二の構成は、結晶性の半導体基
板もしくは半導体被膜上にゲイト絶縁膜として機能する
絶縁被膜を形成したのち、これをマスクとして自己整合
的に不純物を半導体基板もしくは半導体被膜中に導入す
る工程と、ゲイト電極の端部を選択的にエッチングする
ことによって、不純物領域とゲイト電極とをオフセット
状態とし、かつ、不純物領域と活性領域との境界に光エ
ネルギーが照射できる状態とし、この状態で光エネルギ
ーを照射して、活性化をおこなう工程とを有する。
【0018】必要であれば、ゲイト電極を陽極酸化可能
な材料によって構成し、光エネルギーを照射した後、陽
極酸化することによってその表面を絶縁性の高い陽極酸
化物で被覆し、また、層間絶縁物等を設けて上部配線と
の容量結合を低下させる構造としてもよいことはいうま
でもない。
【0019】本発明において陽極酸化をおこなう場合に
用いることが好ましい陽極酸化可能な材料としては、ア
ルミニウム、チタン、タンタル、シリコン、タングステ
ン、モリブテンである。これらの材料の単体もしくは合
金を単層もしくは多層構造としてゲイト電極とするとよ
い。これらの材料にさらに微量の他の元素を加えてもよ
いことは言うまでもない。また、陽極酸化は、通常、電
解溶液中で電気化学的におこなわれるが、公知のプラズ
マ陽極酸化法のように、減圧プラズマ雰囲気においてお
こなってもよいことはいうまでもない。
【0020】本発明において用いられる光エネルギーの
源泉(ソース)としては、KrFレーザー(波長248
nm)、XeClレーザー(308nm)、ArFレー
ザー(193nm)、XeFレーザー(353nm)等
のエキシマーレーザーや、Nd:YAGレーザー(10
64nm)およびその第2、第3、第4高調波、炭酸ガ
スレーザー、アルゴンイオンレーザー、銅蒸気レーザー
等のコヒーレント光源、およびキセノンフラッシュラン
プ、クリプトンアークランプ等の非コヒーレント光源が
適している。
【0021】
【実施例】〔実施例1〕 図1に本実施例を示す。本実
施例は絶縁基板上に薄膜トランジスタを形成するもので
ある。基板101は、ガラス基板で、例えば、コーニン
グ7059等の無アルカリガラス基板や石英基板等を使
用できる。コストを考慮して、ここではコーニング70
59基板を用いた。これに下地の酸化膜として酸化珪素
膜102を堆積した。酸化珪素膜の堆積方法は、例え
ば、スパッタ法や化学的気相成長法(CVD法)を使用
できる。ここでは、TEOS(テトラ・エトキシ・シラ
ン)と酸素を材料ガスとして用いて、プラズマCVD法
によって成膜をおこなった。基板温度は200〜400
℃とした。この下地酸化珪素膜の厚さは、500〜20
00Åとした。
【0022】次いで、アモルファスシリコン膜を堆積
し、これを島状にパターニングした。アモルファスシリ
コン膜の堆積方法としてはプラズマCVD法や減圧CV
D法が用いられる。ここでは、モノシラン(SiH4
を材料ガスとして、プラズマCVD法によってアモルフ
ァスシリコン膜を堆積した。このアモルファスシリコン
膜の厚さは200〜700Åとした。そして、これにレ
ーザー光(KrFレーザー、波長248nm、パルス幅
20nsec)を照射した。レーザー照射前には基板を
真空中で0.1〜3時間、300〜550℃に加熱し
て、アモルファスシリコン膜に含有されている水素を放
出させた。レーザーのエネルギー密度は250〜450
mJ/cm2 とした。また、レーザー照射時には、基板
を250〜550℃に加熱した。この結果、アモルファ
スシリコン膜は結晶化し、結晶性シリコン膜103とな
った。
【0023】次いで、ゲイト絶縁膜として機能する酸化
珪素膜104を厚さ800〜1200Å形成した。ここ
ではその作製方法は下地酸化珪素膜102と同じ方法を
採用した。さらに、ポリイミド等の有機材料や多くの導
伝材料、例えば、アルミニウム、タンタル、チタン等の
金属、シリコン等の半導体、窒化タンタル、窒化チタン
等の導電性金属窒化物を用いてマスク材105を形成し
た。ここでは感光性ポリイミドを使用し、その厚さは2
000〜10000Åとした。(図1(A)) さらに、プラズマドーピング法によって、ボロン(B)
もしくは燐(P)のイオンを照射して不純物領域106
を形成した。イオンの加速エネルギーはゲイト絶縁膜1
04の厚さによって変更されるが、典型的にはゲイト絶
縁膜が1000Åの場合には、ボロンでは50〜65k
eV、燐では60〜80keVが適していた。また、ド
ーズ量は2×1014cm-2〜6×1015cm-2が適して
いたが、ドーズ量が低いほど信頼性の高い素子が得られ
ることが明らかになった。なお、図で示した不純物領域
の範囲は名目的なもので、実際にはイオンの散乱等によ
って回り込みがあることはいうまでもない。(図1
(B))
【0024】さて、不純物ドーピングが終了した後、ポ
リイミドのマスク材105をエッチングした。エッチン
グは、酸素のプラズマ雰囲気中でおこなった。その結
果、図1(C)に示すように不純物領域106とそれに
はさまれた活性領域が現れた。そして、このような状態
でレーザー照射によって不純物領域の活性化をおこなっ
た。レーザーはKrFエキシマーレーザー(波長248
nm、パルス幅20nsec)を使用し、レーザーのエ
ネルギー密度は250〜450mJ/cm2 とした。ま
た、レーザー照射時には、基板を250〜550℃に加
熱すると、より効果的に活性化できた。典型的には、燐
がドープされたものでドーズ量が1×1015cm-2、基
板温度250℃、レーザーエネルギー300mJ/cm
2 で500〜1000Ω/□のシート抵抗が得られた。
また、本実施例では不純物領域と活性領域の境界もレー
ザーによって照射されるので、従来の作製プロセスで問
題となった境界の部分の劣化による信頼性の低下は著し
く減少した。(図1(C))
【0025】その後、先のマスク材105よりも0.2
μm幅の狭いタンタルのゲイト電極(配線)をパターニ
ングし、これにに電流を通じて陽極酸化をおこない、陽
極酸化物を厚さ1000〜2500Å形成した。陽極酸
化は、1〜5%のクエン酸のエチレングリコール溶液中
に基板を浸し、全てのゲイト配線を統合して、これを正
極とし、一方、白金を負極として、印加する電圧を1〜
5V/分で昇圧することによっておこなった。このよう
にして形成したゲイト電極部107は明らかに不純物領
域とはオフセットの状態であった。このゲイト電極部の
陽極酸化物は薄膜トランジスタのオフセットの大きさを
決定するだけでなく、上部配線との短絡を防止するため
のものであるので、その目的に適切な厚さが選択されれ
ばよく、場合によってはこのような陽極酸化物を形成せ
ずともよい。(図1(D))
【0026】最後に層間絶縁物として酸化珪素膜108
を厚さ2000〜1000Å、例えばTEOSを材料ガ
スとしたプラズマCVD法によって形成し、これにコン
タクトホールを穿って金属等の材料、例えば厚さ200
Åの窒化チタンと厚さ5000Åのアルミニウムの多層
膜からなる電極109を不純物領域に接続して、薄膜ト
ランジスタが完成された。(図1(E))
【0027】〔実施例2〕 図3および図4に本実施例
を示す。図3は、図4(上面図)の一点鎖線での断面図
である。まず、基板(コーニング7059)301上に
下地の酸化珪素膜を形成し、さらに、アモルファスシリ
コン膜を厚さ1000〜1500Å形成した。そして、
窒素もしくはアルゴン雰囲気において、600℃で24
〜48時間アニールすることにより、アモルファスシリ
コンを結晶化せしめ、これをパターニングした。このよ
うにして結晶性の島状シリコン302を形成した。さら
に、ゲイト絶縁膜として機能する厚さ1000Åの酸化
珪素膜303を堆積し、タンタルの配線(厚さ5000
Å)304、305、306を形成した。(図3
(A))
【0028】そして、これらの配線304〜306に電
流を通じ、その表面に厚さ2000〜2500Åの第1
の陽極酸化物307、308、309を形成した。そし
て、このような処理がなされた配線をマスクとして、プ
ラズマドーピング法によってシリコン膜302中に不純
物を導入し、不純物領域310を形成した。(図3
(B)および図4(A))
【0029】次にこのような処理をおこなったタンタル
の配線と陽極酸化物を除去し、活性領域面を露出させ、
この状態でKrFエキシマーレーザー光を照射すること
によって活性化をおこなった。(図3(C)) その後、再び、タンタルで先の配線304〜306と全
く同じパターン(配線311、312、313)を形成
した。配線313のうち、コンタクトホールを形成する
部分にのみ厚さ1〜5μmのポリイミドの被膜314を
設けた。ポリイミドとしては、パターニングの容易さか
ら感光性のものが使用しやすい。(図3(D)および図
4(B)) そして、この状態で配線311〜313に電流を通じ、
厚さ2000〜2500Åの第2の陽極酸化物315、
316、317を形成した。ただし、先にポリイミドが
設けられた部分は陽極酸化されず、コンタクトホール3
18が残る。(図3(E))
【0030】最後に層間絶縁物として厚さ2000〜5
000Åの酸化珪素膜319を堆積し、コンタクトホー
ルを形成した。また、配線312の一部(図4(C)の
点線で囲まれた部分322)では層間絶縁物を全て除去
して第2の陽極酸化物316を露出せしめた。そして、
窒化タンタル(厚さ500Å)とアルミニウム(厚さ3
500Å)の多層膜を用いた配線・電極320、321
を形成し、回路を完成させた。このとき、配線321は
322で配線312とキャパシタンスを構成し、さら
に、コンタクト323で配線313に接続している。
(図3(F)および図4(C))
【0031】〔実施例3〕 図5に本実施例を示す。図
5は薄膜トランジスタの作製工程の断面図である。ま
ず、基板(コーニング7059)501上に下地の酸化
珪素膜502を形成し、さらに、島状のアモルファスシ
リコン膜を厚さ1000〜1500Å形成した。そし
て、窒素もしくはアルゴン雰囲気において、500〜6
00℃で2〜48時間アニールすることにより、アモル
ファスシリコンを結晶化せしめた。このようにして結晶
性の島状シリコン503を形成した。さらに、ゲイト絶
縁膜として機能する厚さ1000Åの酸化珪素膜504
を堆積した。その後、1〜2%のシリコンを含むアルミ
ニウム被膜(厚さ5000Å)をスパッタリング法によ
って堆積し、さらにフォトレジストをスピンコーティン
グ法によって形成した。そして、公知のフォトリソグラ
フィー法によってパターニングし、この工程によって生
じたフォトレジスト506をマスクとしてRIE(反応
性イオンエッチング)法によって異方性エッチングをお
こない、アルミニウムのゲイト電極・配線505を形成
した。(図5(A))
【0032】ついで、エッチングモードを通常のプラズ
マモードとし、等方性エッチングをおこなった。この結
果、アルミニウムのゲイト電極・配線の側面が後退し
た。エッチング時間を調節することにより、ゲイト電極
の後退を2000〜3000Åに制御した。そして、プ
ラズマドーピング法によってシリコン膜503中に不純
物を導入し、不純物領域507を形成した。(図5
(B))
【0033】次に、フォトレジスト506を剥離して、
ゲイト電極・配線を露出せしめ、この状態でKrFエキ
シマーレーザー光を照射することによって活性化をおこ
なった。この活性化工程では不純物領域と活性領域の境
界(図5(C)においてXと指示)もレーザー照射され
る。(図5(C)) その後、基板を酒石酸のエチレングリコール溶液に浸
し、ゲイト配線を陽極酸化して、その表面に2000〜
2500Åの陽極酸化物508を形成した。(図5
(D))
【0034】最後に層間絶縁物509として厚さ200
0〜5000Åの酸化珪素膜を堆積し、不純物領域にコ
ンタクトホールを形成した。そして、窒化タンタル(厚
さ500Å)とアルミニウム(厚さ3500Å)の多層
膜を用いた配線・電極510を形成して薄膜トランジス
タを完成させた。(図5(E))
【0035】〔実施例4〕 図6に本実施例を示す。基
板(コーニング7059)601上に下地の酸化珪素膜
を形成し、さらに、島状のアモルファスシリコン膜を厚
さ1000〜1500Å形成した。そして、窒素もしく
はアルゴン雰囲気において、500〜600℃で2〜4
8時間アニールすることにより、アモルファスシリコン
を結晶化せしめた。このようにして結晶性の島状シリコ
ン602を形成した。さらに、ゲイト絶縁膜として機能
する厚さ1000Åの酸化珪素膜603を堆積し、アル
ミニウムの配線(厚さ5000Å)604、605、6
06を形成した。(図6(A))
【0036】さらに、これらの配線604〜606の表
面を厚さ1000〜2000Åの陽極酸化物607、6
08、609で覆った。そして、このような処理を施さ
れた配線部をマスクとして、プラズマドーピング法によ
ってシリコン膜602中に不純物を導入し、不純物領域
610を形成した。(図6(B)) 次にアルミニウム配線604〜606を陽極酸化物ごと
全てエッチングして、半導体領域602の表面を露出さ
せ、この状態でKrFエキシマーレーザー光を照射する
ことによって活性化をおこなった。(図6(C))
【0037】その後、再び、アルミニウム配線611、
612、613を形成した。このときの配線のパターン
は先に形成された配線604〜606と同じであった。
そして、配線611を覆って、厚さ1〜5μmのポリイ
ミドの被膜を設けた。ポリイミドとしては、パターニン
グの容易さから感光性のものが使用しやすい。(図6
(D)) そして、この状態で配線611〜613に電流を通じ、
厚さ2000〜2500Åの陽極酸化物615、616
を形成した。ただし、配線611のうち先にポリイミド
が設けられた部分は陽極酸化されなかった。(図6
(E))
【0038】最後に層間絶縁物として厚さ2000〜5
000Åの酸化珪素膜617を堆積し、不純物領域61
0にコンタクトホールを形成した。また、配線613の
一部620では層間絶縁物を全て除去して陽極酸化物6
16を露出せしめた。そして、窒化タンタル(厚さ50
0Å)とアルミニウム(厚さ3500Å)の多層膜を用
いた配線・電極618、619を形成し、回路を完成さ
せた。このとき、配線619は620で配線613と陽
極酸化物616を誘電体とするキャパシタを構成する。
(図6(F))
【0039】
【発明の効果】本発明によって、低温プロセスによって
作製されるMOSトランジスタ、薄膜トランジスタ等の
MIS型半導体素子の信頼性を向上せしめることができ
た。具体的には、ソースを接地し、ドレインもしくはゲ
イトの一方もしくは双方に+20V以上、もしくは−2
0V以下の電位を加えた状態で10時間以上放置した場
合でもトランジスタの特性には大きな影響はなかった。
実施例は薄膜トランジスタが中心であったが、いまでも
なく、本発明の効果は、単結晶半導体基板上に作製され
るMIS型半導体装置でも同じく得られるものであり、
また、半導体材料に関しても、実施例で取り上げたシリ
コン以外にも、シリコン−ゲルマニウム合金、炭化珪
素、ゲルマニウム、セレン化カドミウム、硫化カドミウ
ム、砒化ガリウム等においても同等な効果が得られる。
以上のように、本発明は工業上有益な発明である。
【図面の簡単な説明】
【図1】 本発明の実施例を示す。(断面図)
【図2】 従来の技術の実施例を示す。(断面図)
【図3】 本発明の実施例を示す。(断面図)
【図4】 本発明の実施例を示す。(上面図)
【図5】 本発明の実施例を示す。(断面図)
【図6】 本発明の実施例を示す。(断面図)
【符号の説明】
101・・・基板 102・・・下地絶縁膜 103・・・島状半導体領域 104・・・ゲイト絶縁膜 105・・・マスク材 106・・・不純物領域 107・・・ゲイト電極部(ゲイト電極とその周囲の陽
極酸化物) 108・・・層間絶縁物 109・・・電極(配線)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9056−4M H01L 29/78 311 Y

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体に、選択的に不純物を導入して不
    純物領域を形成する工程と、前記半導体に上面よりレー
    ザーもしくはそれと同等な強光を照射することにより、
    不純物領域の結晶性を改善せしめる工程とを有すること
    を特徴とするMIS型半導体装置の作製方法。
  2. 【請求項2】 請求項1において、レーザー照射後、不
    純物領域に挟まれた半導体領域上に表面が陽極酸化され
    た配線を形成する工程と有することを特徴とするMIS
    型半導体装置の作製方法。
  3. 【請求項3】 半導体上に絶縁被膜を介して導電性材料
    によって配線を形成し、この配線部をマスクとして、自
    己整合的に半導体中に不純物を導入する工程と、前記不
    純物導入の前もしくは後に配線の両端をエッチングする
    工程と、これに上面よりレーザーもしくはそれと同等な
    強光を照射することによって、不純物の導入された領域
    の結晶性を改善せしめる工程と、を有することを特徴と
    するMIS型半導体装置の作製方法。
  4. 【請求項4】 請求項3において、レーザー照射後、再
    び、該配線を陽極酸化する工程と有することを特徴とす
    るMIS型半導体装置の作製方法。
  5. 【請求項5】 半導体上に絶縁被膜を介して陽極酸化可
    能な導伝材料を用いて配線を形成する第1のパターニン
    グ工程と、前記配線表面を陽極酸化する工程と、前記工
    程により処理された配線部をマスクとして半導体領域に
    不純物を導入する工程と、該配線部を除去して不純物領
    域とそれに挟まれた活性領域を露出せしめ、これにレー
    ザーもしくはそれと同等な強光を照射することによって
    不純物領域の結晶性を改善せしめる工程と、前記第1の
    パターニング工程に使用したものと同じマスクを用いて
    配線を形成する工程とを有することを特徴とするMIS
    型半導体装置の作製方法。
  6. 【請求項6】 請求項5において、レーザー照射後、不
    純物領域に挟まれた半導体領域上に表面が陽極酸化され
    た配線を形成する工程と有することを特徴とするMIS
    型半導体装置の作製方法。
JP02328893A 1993-01-18 1993-01-18 Mis型半導体装置の作製方法 Expired - Fee Related JP3431653B2 (ja)

Priority Applications (17)

Application Number Priority Date Filing Date Title
JP02328893A JP3431653B2 (ja) 1993-01-18 1993-01-18 Mis型半導体装置の作製方法
TW086207869U TW435820U (en) 1993-01-18 1994-01-13 MIS semiconductor device
TW089102357A TW425637B (en) 1993-01-18 1994-01-13 Method of fabricating mis semiconductor device
TW083100226A TW403972B (en) 1993-01-18 1994-01-13 Method of fabricating mis semiconductor device
US08/181,906 US5523257A (en) 1993-01-18 1994-01-18 Mis semiconductor device and method of fabricating the same
CNB001038958A CN1314080C (zh) 1993-01-18 1994-01-18 Mis半导体器件的制造方法
CN94101919A CN1061468C (zh) 1993-01-18 1994-01-18 Mis半导体器件的制造方法
KR1019940001011A KR0161994B1 (ko) 1993-01-18 1994-01-18 Mis형 반도체장치 제작방법
US08/654,052 US5736750A (en) 1993-01-18 1996-05-28 MIS semiconductor device and method of fabricating the same
US08/721,537 US5891766A (en) 1993-01-18 1996-09-26 MIS semiconductor device and method of fabricating the same
CNB981147798A CN1156015C (zh) 1993-01-18 1998-06-13 Mis半导体器件及其制造方法
US09/251,436 US6114728A (en) 1993-01-18 1999-02-17 MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material
KR1020000046293A KR100320789B1 (ko) 1993-01-18 2000-08-10 반도체장치
US09/641,559 US6417543B1 (en) 1993-01-18 2000-08-18 MIS semiconductor device with sloped gate, source, and drain regions
KR1020010007210A KR100448904B1 (ko) 1993-01-18 2001-02-14 박막트랜지스터 제작방법
US10/136,322 US6984551B2 (en) 1993-01-18 2002-05-02 MIS semiconductor device and method of fabricating the same
US11/327,430 US7351624B2 (en) 1993-01-18 2006-01-09 MIS semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02328893A JP3431653B2 (ja) 1993-01-18 1993-01-18 Mis型半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP15576699A Division JP3431857B2 (ja) 1999-06-02 1999-06-02 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH06216157A true JPH06216157A (ja) 1994-08-05
JP3431653B2 JP3431653B2 (ja) 2003-07-28

Family

ID=12106422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02328893A Expired - Fee Related JP3431653B2 (ja) 1993-01-18 1993-01-18 Mis型半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP3431653B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000004026A (ja) * 1999-06-02 2000-01-07 Semiconductor Energy Lab Co Ltd Mis型半導体装置の作製方法
US6417543B1 (en) 1993-01-18 2002-07-09 Semiconductor Energy Laboratory Co., Ltd. MIS semiconductor device with sloped gate, source, and drain regions
JP2003530693A (ja) * 2000-04-07 2003-10-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 薄膜フィルムトランジスタを具えた電子デバイスの製造方法
JP2010109290A (ja) * 2008-10-31 2010-05-13 Dainippon Printing Co Ltd 半導体装置の製造方法及び半導体装置
JP2018082017A (ja) * 2016-11-15 2018-05-24 富士電機株式会社 炭化珪素半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417543B1 (en) 1993-01-18 2002-07-09 Semiconductor Energy Laboratory Co., Ltd. MIS semiconductor device with sloped gate, source, and drain regions
JP2000004026A (ja) * 1999-06-02 2000-01-07 Semiconductor Energy Lab Co Ltd Mis型半導体装置の作製方法
JP2003530693A (ja) * 2000-04-07 2003-10-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 薄膜フィルムトランジスタを具えた電子デバイスの製造方法
JP2010109290A (ja) * 2008-10-31 2010-05-13 Dainippon Printing Co Ltd 半導体装置の製造方法及び半導体装置
JP2018082017A (ja) * 2016-11-15 2018-05-24 富士電機株式会社 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP3431653B2 (ja) 2003-07-28

Similar Documents

Publication Publication Date Title
KR100320789B1 (ko) 반도체장치
JP3437863B2 (ja) Mis型半導体装置の作製方法
JPH07335904A (ja) 薄膜半導体集積回路
JP3431653B2 (ja) Mis型半導体装置の作製方法
JP3352744B2 (ja) Mis型半導体装置の作製方法
JP3431857B2 (ja) 半導体装置の作製方法
JP3695573B2 (ja) 半導体装置の作製方法
JP3117872B2 (ja) 薄膜半導体集積回路の作製方法
JP3352974B2 (ja) Mis型半導体装置
JP3352975B2 (ja) Mis型半導体装置の作製方法
JP3352973B2 (ja) Mis型半導体装置の作製方法
JP3226655B2 (ja) 薄膜トランジスタの作製方法
JP3695572B2 (ja) 半導体装置の作製方法
JP3495806B2 (ja) 薄膜トランジスタの作製方法
KR0185822B1 (ko) 반도체장치
JP2000058858A (ja) Mis型半導体装置
JP2000068522A (ja) Mis型半導体装置
JP2004235655A (ja) 半導体装置の作製方法
JP2001203363A (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090523

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090523

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100523

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees