JP2000269336A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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JP2000269336A JP11075077A JP7507799A JP2000269336A JP 2000269336 A JP2000269336 A JP 2000269336A JP 11075077 A JP11075077 A JP 11075077A JP 7507799 A JP7507799 A JP 7507799A JP 2000269336 A JP2000269336 A JP 2000269336A
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silicon oxide
oxide film
forming
semiconductor device
film
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渉二 瀬田
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Abstract

(57)【要約】 【課題】 以上従来技術においては、ドライエッチング
方法では、前記シリコン基板は、有機シリコン酸化膜で
あるので、選択エッチングにおいて、有機シリコン酸化
膜をエッチングする際、エッチングストップをおこす問
題があった。また、溝加工及びデュアル・ダマシンの溝
加工の際、ウエハ面内の溝の深さ制御を行う事は非常に
困難であり、深さ制御が難しかった。さらに、シリコン
窒化膜が、有機シリコン酸化膜に挟まれているため、層
間絶縁膜の誘電率が上がり、配線容が大きくなり、伝播
速度が遅くなってしまうという問題があった。 【解決手段】有機シリコン酸化膜加工形成の際、シリコ
ン酸化物３のコンタクトホールを柱状体に形成した後、
有機シリコン酸化膜４を塗布しシリコン酸化物３及び
３'の除去を行うことにより、有機シリコン酸化膜４の
コンタクトホール及び、溝の加工形成を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に層間絶縁膜の形状加工
技術に関するものである。
【０００２】
【従来の技術】以下に従来の技術を図５５から図６３を
用いて説明する。
【０００３】まず図５５に示すように、層間絶縁膜１０
４内に窒化シリコン１０３'で覆われた配線１０５を形
成し、シリコン基板１０３、反射防止膜１０２、レジス
ト１０１をこの順番で堆積させる。
【０００４】次に図５６に示すように、ＲＩＥなどを用
いて、前記反射防止膜１０２、レジスト１０１をエッチ
ングする。
【０００５】さらに、図５７に示すように、前記エッチ
ングされた反射防止膜１０２、レジスト１０１をマスク
として、前記シリコン基板１０３をエッチング後、反射
防止膜１０２、レジスト１０１を剥離させる。
【０００６】次に、図５８に示すように、層間絶縁膜１
０４'、反射防止膜１０２'、レジスト１０１'をこの順
番で堆積させ、前記レジスト１０１'をエッチングす
る。
【０００７】さらに図５９に示すように、前記層間絶縁
膜１０４'、反射防止膜１０２'のエッチングを行う。
【０００８】次に、図６０に示すように、前記シリコン
基板１０３をマスクとしてエッチングを行い、前記記層
間絶縁膜１０４にホールを形成する。
【０００９】さらに、図６１に示すように、前記反射防
止膜１０２'、レジスト１０１'を除去し、コンタクトホ
ールに電極１０６を埋め込み、配線を形成する。
【００１０】以上の工程より従来技術においては、ドラ
イエッチング方法では、前記シリコン基板は、有機シリ
コン酸化膜であるので、選択エッチングにおいて、有機
シリコン酸化膜をエッチングする際、シリコン酸化膜に
ＣＨ３基が含有されている事から、Cの含有量が高く、
対レジスト選択比を取る条件でエッチングを行うと、C
含有量が多い有機シリコン酸化膜では、エッチングの底
にフロロカーボン膜が堆積する事により、エッチングス
トップをおこす問題があった。
【００１１】また、前記フロロカーボン膜が底に堆積す
る量が、シリコン酸化膜と比較し多いため、例えば、溝
及びコンタクトホールのパターンサイズが小さくなるに
従い、高アスペクトになるため、エッチング活性種が入
りにくくなる事から、エッチングが減少する傾向が顕著
に現れる。
【００１２】また、溝加工及びデュアル・ダマシン（Du
al Damascene：穴、溝及び、溝、穴一括開口）の溝加工
の際、有機シリコン酸化膜の部分エッチングを行うた
め、ウエハ面内の溝の深さ制御を行う事は非常に困難で
あり、シリコン窒化膜等のストッパーを使用しないと深
さ制御が難しかった。
【００１３】さらに、シリコン窒化膜が、有機シリコン
酸化膜に挟まれているため、層間絶縁膜の誘電率が上が
り、配線容量が大きくなり、伝播速度が遅くなってしま
うという問題があった。
【００１４】また、シリコン酸化膜を剥離した溝の内面
に、酸化膜が残存することで、誘電率が高くなり、結果
として誘電特性が低下してしまっていた。
【００１５】次に図６２には別の従来例を示した。図６
２中の３０２は配線部を表しており、３０３はＳｉＮ、
３０１はＳｉＯ２等の層間絶縁膜である。従来、混載ロ
ジックにおいては、コンタクトホールを形成後、上記に
記載した様に、高アスペクトになるにつれ、エッチング
レートが減少するためウエハ面内のコンタクトホールの
加工形成は非常に困難になる。
【００１６】特に、１チップにＤＲＡＭ及びロジックが
混載する配線の有機シリコン酸化膜のコンタクトホール
形成エッチングプロセス（図６２参照）では、デザイン
ルールの違いから、ロジック部分の方が、合わせ幅（フ
リンジ）がＤＲＡＭ部と比較し、四分の一程度であるた
めリンの合わせずれ（図６２中Ａ）が生じた場合は、配
線間の層間絶縁膜を削ってしまうボーダレスなエッチン
グになってしまう事、かつ高アスペクトにより、エッチ
ングレートが顕著に減少するという問題があった。
【００１７】以上の事から、配線間のコンタクトホール
形成が更に困難になる。こればロジックでも同様であ
る。
【００１８】また、図６３には、自己整合型コンタクト
形式（ＳＡＣ）を示した。
【００１９】図６３中の２０１はシリコン基板、２０２
は熱酸化膜、２０３及び２０６はＳｉＮ、２０４、及び
２０８はポリシリコン、２０５はＷＳｉ、２０７はＳｉ
Ｏ２等の層間絶縁膜である。
【００２０】現在のＳＡＣエッチングプロセスは、ゲー
ト間に層間絶縁膜のコンタクトホールの開口を行う。ま
た、前記のコンタクトホール形成の際、ゲートの微細加
工に伴い、ホール開口径が、ゲート上の肩部分にかかる
ことにより、シリコン酸化膜の対シリコン窒化膜の高選
択エッチングが要求される。
【００２１】しかしながら、従来のドライエッチング技
術では、基板上のシリコン窒化膜の選択比は、高選択が
得られるものの、自己整合型コンタクト形成の際、ゲー
ト上の肩の選択比が、約三分の一程度と選択比が減少す
る。
【００２２】そのため、自己整合型コンタクト形成にお
いて、ゲートコンタクト間（ポリシリコン２０８とＷＳ
ｉ２０５）で、ショートを引き起こす問題があった（図
６３中のＢの部分等）。
【００２３】また、今後微細加工に伴い、層間絶縁膜の
高アスペクトエッチングも要求されることから、加工形
成の際、シリコン窒化膜と選択のとれる条件でエッチン
グを行うと、エッチングが途中でストップするという問
題があった。
【００２４】
【発明が解決しようとする課題】以上の工程より従来技
術においては、ドライエッチング方法では、前記シリコ
ン基板は、有機シリコン酸化膜であるので、選択エッチ
ングにおいて、有機シリコン酸化膜をエッチングする
際、エッチングストップをおこす問題があった。また、
フロロカーボン膜が底に堆積する量が、シリコン酸化膜
と比較し多いため、例えば、溝及びコンタクトホールの
パターンサーイズが小さくなるに従い、高アスペクトに
なるため、エッチングが減少する傾向が顕著に現れてい
た。
【００２５】また、溝加工及びデュアル・ダマシン
（穴、溝及び、溝、穴一括開口）の溝加工の際、ウエハ
面内の溝の深さ制御を行う事は非常に困難であり、シリ
コン窒化膜等のストッパーを使用しないと深さ制御が難
しかった。さらに、シリコン窒化膜が、有機シリコン酸
化膜に挟まれているため、層間絶縁膜の誘電率が上が
り、配線容量が大きくなり、伝播速度が遅くなってしま
うという問題があった。
【００２６】本発明の目的は、有機シリコン酸化膜加工
形成の際、シリコン酸化膜コンタクトホールの柱及び、
溝状に形成した後、有機シリコン酸化膜を塗布し、ウエ
ットエッチングにより、シリコン酸化膜の除去を行い、
また柱状体を先に形成してから溝加工を行う事により、
有機シリコン酸化膜のコンタクトホール及び、溝の形状
加工を行い、エッチングストップを起こさず、ウエハ面
内の溝の深さ制御を容易に行うことができ、層間絶縁膜
の誘電率が低い半導体装置及び半導体装置の製造方法を
提供することである。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、埋設されるべき導体または絶縁体が
表面に露出されている状態で、前記導体または絶縁体表
面上にシリコン化合物の柱状体を形成する工程と、前記
導体または絶縁体が露出されている表面上に有機シリコ
ン酸化膜を堆積させて前記シリコン化合物の柱状体をそ
の内部に埋め込む工程と、有機シリコン酸化膜中に埋め
込まれたシリコン化合物を除去して開口部を形成する工
程と、前記開口部中に配線材料を埋め込んで埋め込まれ
た導体に対する電気接続部を形成する工程とを有するこ
とを特徴とする。
【００２８】また、上記目的を達成するために、この発
明では、埋設されるべき導体または絶縁体が表面に露出
されている状態で前記導体表面上に、第１のシリコン酸
化物の柱状体を形成する工程と、前記導体または絶縁体
が露出されている表面上に第１の有機シリコン酸化膜を
堆積させて前記第１のシリコン酸化物の柱状体をその内
部に埋め込む工程と、前記堆積された構造体上の第１の
シリコン酸化物に第１のシリコン酸化物柱状体の断面積
と同じまたは大きい断面積の第２のシリコン酸化物を堆
積させる工程と、前記第２のシリコン酸化物を第２の有
機シリコン酸化膜で埋め込む工程と、前記第１及び第２
の有機シリコン酸化膜中に埋め込まれた第２のシリコン
酸化物及び第１のシリコン酸化物を除去して開口部を形
成する工程と、前記開口中に配線材料を埋め込んで埋め
込まれた導体に対する電気接続部を形成する工程とを有
することを特徴とする。
【００２９】また、上記目的を達成するために、この発
明では、導体または絶縁体表面上にシリコン酸化物の柱
状体を形成する工程と、前記導体または絶縁体が露出さ
れている表面上に有機シリコン酸化膜を堆積させて前記
シリコン酸化膜の柱状体をその内部に埋め込む工程と、
前記有機シリコン酸化膜の一部と前記有機シリコン酸化
膜中に埋め込まれた前記シリコン酸化膜を除去して開口
部を形成する工程と、前記開口部中に配線材料を埋め込
んで埋め込まれた導体に対する電気接続部を形成する工
程とを有することを特徴とする。
【００３０】また、上記目的を達成するために、この発
明では、互いに対向して溝部が形成される複数の柱状体
の表面にシリコン窒化膜を形成し、前記柱状体の一部を
覆うように形成させた有機シリコン酸化膜を備え、前記
有機シリコン酸化膜は、前記溝部が露出するような開口
部を有することを特徴とする。
【００３１】また、上記目的を達成するために、この発
明では、基板上に絶縁層を形成する工程と、前記絶縁層
を選択的にエッチングして第１の柱状体を形成する工程
と、前記第１の柱状体の表面上に保護膜を形成する工程
と、前記保護膜で覆われた前記第１の柱状体を埋設する
ように酸化膜を形成する工程と、前記酸化膜を平坦化す
る工程と、前記酸化膜のコンタクトホールの第２の柱状
体を形成する工程と、前記第２の柱状体を埋設するよう
に第２の酸化膜を形成する工程と、前記第１酸化膜を除
去し溝部を形成する工程とを有することを特徴とする。
【００３２】上記構成を有する半導体装置の製造方法で
あると、選択エッチングにおいて、有機シリコン酸化膜
をエッチングする際、エッチングストップの問題がな
く、また、溝加工及びデュアル・ダマシンの溝加工の
際、ウエハ面内の溝の深さ制御を容易に行うことがで
き、層間絶縁膜の誘電率の上昇を防ぐことができる。ま
た、配線上のシリコン窒化膜との選択比が非常に高い条
件であるため、もし、シリコン酸化膜が抜けてしまって
も、配線間で止まることになる。この形状により、バリ
アメタル及び、配線材料の成膜が容易になる。加えて、
コンタクトホール部を所望の形状に加工することができ
る。
【００３３】
【発明の実施の形態】本発明は以下の実施の形態を図面
を用いて説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は発明の
目的を逸脱しない限りにおいて多様に変形することがで
きる。
【００３４】はじめに図１から図１５を用いて本発明の
第１の実施の形態を説明する。
【００３５】図１に今回使用したエッチング装置を示
す。
【００３６】図１中の符号１１は真空チャンバーを示
し、この真空チャンバー１１のチャンバー内には、被処
理物１２を載置する載置台１３が設けられており、この
載置台１３に対向して対向電極１４が設けられている。
【００３７】前記載置台１３は、温度調節機構を有して
おり、被処理物１２の温度を制御できるようになってい
る。
【００３８】また、真空チャンバー１１の上部には、ガ
ス導入管１５が接続されている。ガス導入管１５から、
真空チャンバー１１にガスが導入され、排気口１６の弁
により圧力が調整される。
【００３９】圧力が安定を示した後、載置台１３下の高
周波電極１７から、高周波を印可する事により真空チャ
ンバー１１内にプラズマが発生する。
【００４０】また、真空チャンバー１１の外周部には磁
石１８が設けており、真空中に高密度な磁界を作り、プ
ラズマ中のイオンに異方性を持たせ、被処理物１２がエ
ッチングされる。このようなマグネトロンＲＩＥ装置で
ある。
【００４１】本発明では、図１に示したマグネトロンＲ
ＩＥ装置を使用したが、これ以外にも、ＥＣＲ、ヘリコ
ン、誘導結合型プラズマ等の他のドライエッチング装置
に於いても使用可能である。
【００４２】図２には、図１に示したマグネトロンＲＩ
Ｅ装置を用いて、シリコン酸化膜、ＰＳＧ膜、有機シリ
コン酸化膜及び、無機シリコン酸化膜のエッチングレー
トを算出した結果を示した。
【００４３】反応性ガスとしては、今回使用されている
C4F8/C0/Ar=10/50/200(sccm)の条件に、Ｏ２を微量に
（0から10(sccm)）添加した混合ガスを用い、圧力は40
(mTorr)、高周波電流は1700(W)、ウエハ基板温度は20
(℃)の条件でエッチングを行っている。
【００４４】図２に示すように、Ｏ２を0≦Ｏ２≦10(sc
cm)の範囲で添加し、エッチングすることにより、シリ
コン酸化膜のエッチングレートは殆ど変化しない。ま
た、ＰＳＧ膜はシリコン酸化膜の約1.2倍程度エッチン
グレートは早いが、同様の傾向が得られた。
【００４５】しかしながら、無機シリコン膜のエッチン
グレートは、Ｏ２を5(sccm)添加する事により、エッチ
ングレートがＯ２を添加しない時と比較し、約3.3倍程
度上昇する傾向を示した。また、有機シリコン酸化膜に
関しては、0≦Ｏ２≦5(sccm)の範囲では、エッチングレ
ートは緩やかに上昇し、5≦Ｏ２≦10(sccm)の範囲で
は、エッチングレートが上昇する傾向を示した。
【００４６】上記の原因としては、有機シリコン酸化膜
に含まれるＣＨ３基及び、無機シリコン酸化膜に含まれ
るHが、Ｏ２を添加する事により、ＣＯまたは、ＨＦを
生成し除去されるため、エッチングが促進されると考え
られる。
【００４７】以上の結果を基に、Ｏ２流量が少ないほ
ど、シリコン酸化膜に村有機シリコン酸化膜及び無機シ
リコン酸化膜の選択エッチング及び無機シリコン酸化膜
の対シリコン酸化膜の選択エッチングが可能である。
【００４８】次に上記のエッチング装置及びエッチング
条件を用いて、図３に示すように、シリコン酸化膜５で
覆われた配線６上にシリコン酸化膜を成膜する。この
時、配線６間の層間絶縁膜は、有機シリコン酸化膜を用
いている。
【００４９】さらにシリコン酸化膜３成膜後反射防止膜
２を塗布する。
【００５０】次に図４、図５、図６に示すように、レジ
スト１でパターンニングを行った後、例えばＲＩＥ等で
エッチングを行い、配線上にシリコン酸化物３の柱状体
を作成する。
【００５１】この時のエッチング条件としては、シリコ
ン酸化物３の対レジスト選択比が高くかつ、有機シリコ
ン酸化膜と選択エッチングが可能な、40(mTorr)、高周
波電流は1700(W)、C4F8/C0/Ar=10/50/200(sccm)で行っ
た。これによって、合わせズレにより、コンタクトの柱
状体が配線から外れた際、配線間の層間絶縁膜の削れ量
を抑制できる。
【００５２】次に、図７に示すように、コンタクトホー
ルの柱状体を形成した後、有機シリコン酸化膜４を堆積
させ埋め込みを行う。
【００５３】その後、図８に示すように、シリコン酸化
膜３'を成膜する。前記シリコン酸化膜３'成膜後、反射
防止膜２'を塗布し、レジスト１'を塗布する。
【００５４】次に図９に示すように、前記レジスト１'
のパターンニングを行った後、例えばＲＩＥなどでエッ
チングを行う。
【００５５】さらに、図１０に示すように、前記パター
ニングを用いて、前記シリコン酸化膜３'、前記反射防
止膜２'のエッチングを行う。
【００５６】次に、図１１に示すように、さらに例えば
ＲＩＥ等を用いてエッチングを行い、前記シリコン酸化
膜３'と前記反射防止膜２'を削除し、シリコン酸化膜
３'の配線を形成する。この時のエッチング条件として
は、上記記載のエッチング条件を用いている。
【００５７】また、この条件は、シリコン酸化膜の対有
機シリコン酸化膜の選択比は、約9倍程度得られること
から、シリコン酸化膜配線形成の際のストッパーとして
下地の有機シリコン酸化膜が寄与する。
【００５８】次に、図１２に示すように、シリコン酸化
膜３'の配線形成後、有機シリコン酸化膜４'を塗布し埋
め込む。
【００５９】次に、図１３に示すように、有機シリコン
酸化膜４'を埋め込んだ後、希フッサンで、シリコン酸
化膜３及び３'の除去を行う。この時、有機シリコン酸
化膜４及び４'は、メチル基がシリコン酸化膜に含まれ
ているため疎水性が非常に高く、有機シリコン酸化膜と
の選択性は非常に高いため殆ど削れない。
【００６０】これにより、デュアル・ダマシン構造を形
成する事ができる。デュアル・ダマシン構造を形成した
後、図１４に示すように、配線上のシリコン窒化膜を例
えばＲＩＥなどによりエッチングした後、バリアメタル
７を引き、配線材料８を埋め込む。
【００６１】さらに、図１５に示すように、例えばＣＭ
Ｐ等により平坦化を行う。
【００６２】また、本発明の第１の実施の形態で、柱状
体として使用している膜は、シリコン酸化膜であるが、
リンあるいはボロンあるいはＦがドープしてある、シリ
コン酸化膜、及び、無機シリコン酸化膜でも同様の傾向
が得られるので、使用可能である。
【００６３】また反射防止膜としては、シリコンとシリ
コンとの結合を主鎖に有する有機シリコン化合物を含有
する有機シリコン膜を使用する事もできる。また、配線
材料としては、Al-Cu,Nb-Al-Cu,及びCuであってもよ
い。
【００６４】バリアメタルとしては、Ti,TiNを使用す
る。今回、シリコン酸化膜を除去するにあたり、希フッ
サン処理を行っているが、Vaporフッサン処理、及び、B
ufferフッサン処理でも同様にシリコン酸化膜を除去で
きる。
【００６５】次に図１６から図２３を用いて本発明の第
２の実施の形態を説明する。
【００６６】図１６に示すように、配線６上に多少の有
機シリコン膜４を成膜する状態で塗布した後（この状態
では、配線が前記有機シリコン膜４で覆われている）、
本発明の第１の実施の形態と同様、図１７、図１８に示
すように、柱状体を形成する。
【００６７】次に図１９に示すように、シリコン酸化膜
３'を成膜し、反射防止膜２'を塗布し、レジスト１'を
塗布する。
【００６８】次に図２０に示すように、前記レジスト
１'をパターンニングを行った後、例えばＲＩＥなどで
エッチングを行い、前記パターニングを用いて、前記シ
リコン酸化膜３'、前記反射防止膜２'のエッチングを行
い、前記シリコン酸化膜３'と前記反射防止膜２'を削除
し、シリコン酸化膜３'の配線を形成する。
【００６９】次に、図２１に示すように、有機シリコン
酸化膜４'を塗布し埋め込み、希フッサンで、シリコン
酸化膜３及び３'の除去を行う。これにより、デュアル
・ダマシン構造を形成する事ができる。デュアル・ダマ
シン構造を形成した後、図２２に示すように、配線上の
シリコン窒化膜を例えばＲＩＥなどによりエッチングし
た後、バリアメタル７を引き、配線材料８を埋め込む。
【００７０】最後に図２３に示すように、例えばＣＭＰ
等により平坦化を行う。
【００７１】また、本発明の第２の実施の形態で、柱状
体として使用している膜は、シリコン酸化膜であるが、
リンあるいはボロンあるいはＦがドープしてある、シリ
コン酸化膜、及び、無機シリコン酸化膜でも同様の傾向
が得られるので、使用可能である。 また反射防止膜と
しては、シリコンとシリコンとの結合を主鎖に有する有
機シリコン化合物を含有する有機シリコン膜を使用する
事もできる。また、配線としては、Al-Cu,Nb-Al-Cu,及
びCuであってもよい。
【００７２】バリアメタルとしては、Ti,TiNを使用す
る。今回、シリコン酸化膜を除去するにあたり、希フッ
サン処理を行っているが、Vaporフッサン処理、及び、B
ufferフッサン処理でも同様にシリコン酸化膜を除去で
きる。
【００７３】以上より、本発明の第２の実施の形態を用
いることにより、配線が交差するところにおいても、下
部の回線と交差することなく配線を作成することが可能
である。
【００７４】次に図２４から図２８を用いて本発明の第
３の実施の形態を説明する。
【００７５】図２４に示すように、本発明の第２の実施
の形態と同様、配線６上にシリコン酸化物３を形成し、
有機シリコン酸化膜４で埋め込みを行った後、反射防止
膜２'、レジスト１'を塗布し、レジスト１'のパターニ
ング行う。
【００７６】次に図２５に示すように、前記レジスト
１'をマスクとして、前記反射防止膜２'及び前記有機シ
リコン酸化膜４のエッチングを行う。
【００７７】この時、上記の条件でエッチングを行う事
から、酸化膜と比べて有機シリコン酸化膜４のコンタク
トピラーのエッチング速度が早いため、配線部分で丸み
を帯びる形状ができる。また、コンタクトホール内に残
ったシリコン酸化膜３は、後工程で希フッサンにより除
去を行う。
【００７８】また、このエッチング条件は、配線上のシ
リコン窒化膜との選択比が非常に高い条件であるため、
もし、シリコン酸化膜が抜けてしまっても、(選択比は
約20-30程度)配線間で止まる。この形状により、バリア
メタル及び、配線材料の成膜が容易になる。
【００７９】さらに図２６に示すように、前記溝加工の
エッチングを行った後、例えばＲＩＥ等を用いて前記反
射防止膜２'及び前記有機シリコン酸化膜４を除去す
る。
【００８０】次に図２７に示すように、配線上のシリコ
ン窒化膜を例えば希フッサンにより除去し、バリアメタ
ル７及び、配線材料８を成膜する。
【００８１】最後に図２８に示すように、例えばＣＭＰ
により平坦化を行う。またこの時、前記図２５にあった
エッチングをしたときの丸みを帯びる度合いをコントロ
ールする際は、エッチング条件にＯ２を添加する事によ
り、エッチングレート差をなくす事で、丸みを制御する
事が可能である。
【００８２】また今回、柱状体として使用している膜
は、シリコン酸化膜であるが、リンあるいはホロンある
いはFがドープしてある、シリコン酸化膜、及び、無機
シリコン酸化膜でも同様の傾向が得られる。また有機シ
リコン酸化膜に於いても、同様の傾向が得られた。
【００８３】反射防止膜としては、シリコンとシリコン
との結合を主鎖に有する有機シリコン化合物を含有する
有機シリコン膜を使用する事もできる。また、配線材料
としては、Al-Cu,Nb-Al-Cu,及びCuを使用する。バリア
メタルとしては、Ti,TiNを使用する。今回、シリコン酸
化膜を除去するにあたり、希フッサン処理を行っている
が、Vaporフッサン処理、及び、Bufferフッサン処理で
も同様にシリコン酸化膜を除去できる。
【００８４】次に図２９から図３３を用いて本発明の第
４の実施の形態を説明する。
【００８５】図２９に示すように、ＭＯ工程（溝加工プ
ロセス）の際にも、下地の有機シリコン酸化膜４、シリ
コン酸化膜３上に反射部防止膜２塗布した後、パターン
ニングを行い、前記本発明の第２の実施の形態記載の条
件を用いて、シリコン酸化膜１を例えばＲＩＥなどを用
いてエッチングを行う。
【００８６】次に図３０に示すように、前記反射防止膜
２、及びシリコン酸化膜１を例えばＲＩＥなどを用いて
エッチングする。
【００８７】さらに図３１に示すように、前記反射防止
膜２、及びシリコン酸化膜１を例えばＲＩＥなどを用い
て除去する。
【００８８】次に図３２に示すように、有機シリコン酸
化膜４を塗布した後、図３３に示すように、例えば、希
フッサンによりシリコン酸化膜３の除去を行う。これに
より、有機シリコン酸化膜４を層間絶縁膜とし、制御良
くＭＯプロセスを形成する事ができる。
【００８９】今回、柱状体として使用している膜は、シ
リコン酸化膜であるが、リンあるいはボロンあるいはＦ
がドープしてある、シリコン酸化膜、及び、無機シリコ
ン酸化膜でも同様の傾向が得られる。
【００９０】今回、シリコン酸化膜を除去するにあた
り、希フッサン処理を行っているが、Vaporフッサン処
理、及び、Bufferフッサン処理でも同様にシリコン酸化
膜を除去できる。
【００９１】次に図３４から図３８を用いて本発明の第
５の実施の形態を説明する。
【００９２】図３４に示すように、下地の有機シリコン
酸化膜４、シリコン酸化膜３上に反射防止膜２塗布した
後、パターンニングを行い、シリコン酸化膜１を例えば
ＲＩＥなどを用いてエッチングを行う。この時のエッチ
ング条件としては、シリコン酸化膜の対レジスト選択比
が高くかつ、有機シリコン酸化膜と選択エッチングが可
能な、40(mTorr),1700(W),C4F8/CO/Ar=10/50/200(sccm)
で行った。
【００９３】次に図３５に示すように、前記反射防止膜
２、及びシリコン酸化膜１を例えばＲＩＥなどを用いて
エッチングする。
【００９４】さらに図３６に示すように、前記反射防止
膜２、及びシリコン酸化膜１を例えばＲＩＥなどを用い
て除去する。
【００９５】次に図３７に示すように、有機シリコン酸
化膜４を塗布した後、図３８に示すように、例えば、希
フッサンによりシリコン酸化膜３の除去を行う。これに
より、有機シリコン酸化膜４を層間絶縁膜とし、制御良
くＭＯプロセスを形成する事ができる。
【００９６】本実施形態を用いることにより、微細加工
の精度を向上することができる。
【００９７】また今回、柱状体として使用している材料
は、シリコン酸化膜であるが、リン、ボロンあるいはＦ
がドープしてある、シリコン酸化膜及び無機シリコン酸
化膜でも同様の傾向が得られる。有機シリコン酸化膜に
於いても、同様の傾向が得られた。また、シリコン酸化
膜を除去するにあたり、希フッサン処理を行っている
が、Vaporフッサン処理、及び、Bufferフッサン処理で
も同様にシリコン酸化膜を除去できる。
【００９８】次に図３９から図４６を用いて本発明の第
６の実施の形態を説明する。
【００９９】図３９は混載ロジックとして、ＤＲＡＭ部
とロジック部が形成されている半導体装置の製造工程で
あり、ＤＲＡＭ部とロジック部の両方の製造工程を同時
に行い説明は共通するものとする。まず、バリアメタル
５で覆われた配線６の周囲に有機シリコン酸化膜４を成
膜する。有機シリコン酸化膜４成膜後、その上にシリコ
ン酸化膜３を積層し、次に反射防止膜２を塗布し、レジ
スト１を堆積させる。その後、パターンニングを行い、
前記レジストの例えばＲＩＥ等でエッチングを行う。さ
らに図４０に示すように、前記形成されたシリコン酸化
膜３を、例えばＲＩＥ等でエッチングを行い、配線上に
シリコン酸化膜３の柱状体をたてる。
【０１００】この時のエッチング条件としては、シリコ
ン酸化膜の対レジスト選択比が高くかつ、有機シリコン
酸化膜４と選択エッチングが可能な、40(mTorr),1700
(W),C4F8/CO/Ar=10/50/200(sccm)の条件下で行った。以
上から、合わせズレによってコンタクトの柱状体が配線
から外れた際の配線聞の層間絶縁膜の削れ量を抑制でき
る。
【０１０１】次に、図４１に示すように、前記レジスト
１及び反射防止膜２を除去し、コンタクトホールのピラ
ー３を形成する。さらに図４２に示すように、有機シリ
コン酸化膜４を埋め込む。次に図４３に示すように、前
記有機シリコン酸化膜４を埋めこんだ後、例えば希フッ
サン等で、埋め込んだ有機シリコン酸化膜４の除去を行
う。この後図４４に示すように、ＤＡＭ部においてはバ
リアメタル膜５を配線の上部のみを例えばＲＩＥなどを
持ちて除去する。さらに図４５に示すように、バリアメ
タル７を引き、その後配線材料６を埋め込みを行う。さ
らに図４６に示すように、例えばＣＭＰ等により平坦化
を行う。これにより、ロジック部分及びＤＲＡＭ部分の
ボーダレスエッチングを抑制でき、制御良く加工する事
ができる。
【０１０２】また、本発明の第６の実施の形態の別の例
として、図３９に示したバリアメタル５で覆われた配線
６上に、有機シリコン酸化膜を薄く引き、本発明の第６
の実施の形態の最初の例に記載したシリコン酸化膜成膜
後、同様にして、シリコン酸化膜の柱状体を形成し、有
機シリコン酸化膜の塗布を行い、希フッサンでシリコン
酸化膜の除去を行う。この後、有機シリコン酸化膜上記
記載の条件でエッチバックを行い、コンタクトホール底
の有機シリコン酸化膜を除去するが、この時、前記配線
上のストッパー膜は、有機シリコン酸化膜の下に位置し
希フッサンにさらされないため、バリアメタルにする事
が可能になる。
【０１０３】この後、本発明の第６の実施の形態の最初
の例と同様にバリアメタルを引き、配線材料を埋め込
み、ＣＭＰにより平坦化を行う。これにより、ロジック
部分及びＤＲＡＭ部分のボーダレスエッチングを抑制で
き、制御良く加工する事ができる。また、今回は、混載
ロジックを例としているが、ロジック部の有機シリコン
酸化膜を層間絶縁膜とする、コンタクトホール形成に於
いても、非常に有効に利用することができる。また、混
載ロジック及びロジック部のデュアル・ダマシン形成の
際、本発明の第１の実施形態に示した方法で形成する事
で、ボーダレスエッチングを抑制でき、制御良く加工す
る事ができる。
【０１０４】また今回、柱状体として使用している膜
は、シリコン酸化膜であるが、リンあるいはボロンある
いはＦがドープしてある、シリコン酸化膜及び無機シリ
コン酸化膜でも同様の傾向が得られる。さらに反射防止
膜としては、シリコンとシリコンとの結合を主鎖に有す
る有機シリコン化合物を含有する有機シリコン膜を使用
する事もできる。また、配線材料としては、Al-Cu,Nb-A
l-Cu,及びCuを使用する。バリアメタルとしては、Ti,Ti
Nを使用する。さらに今回、シコン酸化膜を除去するに
あたり、希フッサン処理を行っているが、Vaporフッサ
ン処理、及び、Bufferフッサン処理でも同様にシリコン
酸化膜を除去でき、本発明の実施形態を実現することが
できる。
【０１０５】次に図４７から図５４を用いて本発明の第
７の実施の形態を説明する。
【０１０６】本発明の第７の実施の形態は、ＳＡＣプロ
セス(Self Align Contact:自己整合型コンタクトホール
形成工程)での製造工程を示した。
【０１０７】図４７に示すように、シリコン基板２０上
に、熱酸化膜２１、ポリシリコン２２、タングステンシ
リサイド２３及びシリコン窒化膜２４をこの順番で堆積
させる。次に図４８に示すように、例えばＲＩＥなどで
選択的にエッチングを行い、前記エッチングされた上面
に再度シリコン窒化膜２５を堆積させる。さらに図４９
に示すように、シリコン酸化膜２６を成膜後、例えばＣ
ＭＰにより平坦化を行った後、反射防止膜２７、レジス
ト２８をこの順番で堆積させる。
【０１０８】さらに図５０及び図５１に示すように、前
記レジスト２８のパターンニング及びエッチングを行
い、シリコン酸化膜のコンタクトホールの柱状体を形成
する。さらにアッシングにより、コンタクトホールの柱
状体の形成後、有機シリコン酸化膜の塗布を行う。
【０１０９】次に図５２に示すように、前記反射防止膜
２７及びレジスト２８を、例えばＲＩＥなどのエッチン
グで除去する。続いて図５３に示すように、有機シリコ
ン酸化膜２９を例えばＣＶＤなどを持いて堆積させる。
次に図５４に示すように、例えば希フッサン処理によ
り、前記シリコン酸化膜２６の除去を行う。
【０１１０】この時、希フッサンでは、対シリコン窒化
膜の選択比は非常に高いため、ゲートの肩が削られるの
を抑制する事ができ、所望のコンタクトホールに加工す
る事ができ、イールドも向上する。また、有機シリコン
酸化膜を層間絶縁膜として使用する事により、誘電率が
低下する事から、微細加工に伴うＳＡＣプロセスに非常
に有効である。
【０１１１】また今回、柱状体として使用している膜
は、シリコン酸化膜であるが、リンあるいはボロンある
いはＦがドープしてある、シリコン酸化膜及び無機シリ
コン酸化膜でも同様の傾向が得られる。また反射防止膜
としては、シリコンとシリコンとの結合を主鎖に有する
有機シリコン化合物を含有する有機シリコン膜を使用す
る事もできる。今回、シリコン酸化膜を除去するにあた
り、希フッサン処理を行っているが、Vaporフッサン処
理、及び、Bufferフッサン処理でも同様にシリコン酸化
膜を除去できる。
【０１１２】本発明の実施形態で使用した層間絶縁膜
は、例えばポリシロキサンを用いることができ、シリコ
ン酸化膜の柱状体は、リン、はボロンあるいはフッソを
含有しているシリコン酸化膜であってもいよく、またポ
リシロセスオキサンシリコン酸化膜も用いることができ
る。また、本発明の実施形態で使用したシリコン酸化物
柱状及び柱状体は、配線に沿った溝状等の細長いもので
もよく棒状に限定されるものではない。
【０１１３】
【発明の効果】以上本発明を用いることにより、選択エ
ッチングにおいて、有機シリコン酸化膜をエッチングす
る際、エッチングストップの問題がなく、また、溝加工
及びデュアル・ダマシンの溝加工の際、ウエハ面内の溝
の深さ制御を容易に行うことができ、層間絶縁膜の誘電
率の上昇を防ぐことができる半導体装置及び半導体装置
の製造方法を提供することである。
【図面の簡単な説明】
【図１】本発明に使用するマグネトロンＲＩＥ装置の構
成図。
【図２】本発明の実施形態に適用する、シリコン酸化
膜、無機シリコン酸化膜及び有機シリコン酸化膜のエッ
チング特性を示す図。
【図３】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製
造工程を示す断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１２】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１３】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１４】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１５】本発明の第１の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１６】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１７】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１８】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図１９】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２０】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２１】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２２】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２３】本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２４】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２５】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２６】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２７】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２８】本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図。
【図２９】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３０】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３１】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３２】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３３】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３４】本発明の第５の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３５】本発明の第５の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３６】本発明の第５の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３７】本発明の第５の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３８】本発明の第５の実施形態に係る半導体装置の
製造工程を示す断面図。
【図３９】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４０】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４１】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４２】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４３】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４４】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４５】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４６】本発明の第６の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４７】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４８】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図４９】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５０】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５１】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５２】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５３】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５４】本発明の第７の実施形態に係る半導体装置の
製造工程を示す断面図。
【図５５】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図５６】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図５７】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図５８】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図５９】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図６０】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図６１】従来の技術に係る半導体装置の製造工程を示
す断面図。
【図６２】従来の技術に係るＤＲＡＭ及びロジックが混
載する配線の有機シリコン酸化膜のコンタクトホール形
成エッチングプロセスを示す断面図。
【図６３】従来の技術に係る自己整合型コンタクト形式
の製造工程を示す断面図。
【符号の説明】
１、１'…レジスト ２、２'…反射防止膜 ３、３'…シリコン酸化膜 ４、４'…有機シリコン酸化膜 ５…シリコン酸化膜 ６…配線 ７…バリアメタル ８…配線材料 １１…真空チャンバー １２…被処理物 １３…載置台 １４…対向電極 １５…ガス導入管 １６…排気口 １７…高周波電極 １８…磁石 ２０…シリコン基板 ２１…熱酸化膜 ２２…ポリシリコン ２３…タングステンシリサイド ２４、２５…シリコン窒化膜 ２６…シリコン酸化膜 ２７…反射防止膜 ２８…レジスト ２９…有機シリコン酸化膜
フロントページの続き Ｆターム(参考） 5F004 AA12 BA08 BA13 BA14 BA20 BB13 DA00 DA23 DA26 DB03 EA10 EA15 EA22 EA26 EA33 EB01 EB02 EB03 5F033 HH09 HH11 HH18 HH33 JJ09 JJ12 JJ18 JJ33 KK07 MM02 NN06 NN07 NN19 QQ03 QQ09 QQ13 QQ19 QQ35 QQ37 QQ48 QQ60 QQ65 RR04 RR21 SS21 VV16 XX04 5F083 AD00 GA27 JA36 JA37 JA39 JA40 JA58 MA04 MA05 PR01 PR03 PR05 PR06 PR23 PR40 ZA12

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】埋設されるべき導体または絶縁体が表面に
    露出されている状態で、前記導体または絶縁体表面上に
    シリコン化合物の柱状体を形成する工程と、 前記導体または絶縁体が露出されている表面上に有機シ
    リコン酸化膜を堆積させて前記シリコン化合物の柱状体
    をその内部に埋め込む工程と、 有機シリコン酸化膜中に埋め込まれたシリコン化合物を
    除去して開口部を形成する工程と、 前記開口部中に配線材料を埋め込んで埋め込まれた導体
    に対する電気接続部を形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】前記シリコン化合物は、シリコン酸化物で
    あることを特徴とする請求項１に記載の半導体装置の製
    造方法。
  3. 【請求項３】前記開口部を形成する工程において、前記
    開口部が有機シリコン酸化膜中に埋設された導体または
    絶縁体表面に到達しない場合、さらに前記導体または絶
    縁体表面に到達するように開口する工程を有することを
    特徴とする請求項１または請求項２に記載の半導体装置
    の製造方法。
  4. 【請求項４】前記電気接続部上に配線を形成する工程を
    有することを特徴とする請求項１から請求項３のいずれ
    か１項に記載の半導体装置の製造方法。
  5. 【請求項５】前記配線材料を埋め込む工程の後に、前記
    配線材料の平坦化を行う工程を有することを特徴とする
    請求項１から請求項４のいずれか１項に記載の半導体装
    置の製造方法。
  6. 【請求項６】埋設されるべき導体または絶縁体が表面に
    露出されている状態で前記導体表面上に、第１のシリコ
    ン酸化物の柱状体を形成する工程と、 前記導体または絶縁体が露出されている表面上に第１の
    有機シリコン酸化膜を堆積させて前記第１のシリコン酸
    化物の柱状体をその内部に埋め込む工程と、 前記堆積された構造体上の第１のシリコン酸化物に第１
    のシリコン酸化物柱状体の断面積と同じまたは大きい断
    面積の第２のシリコン酸化物を堆積させる工程と、 前記第２のシリコン酸化物を第２の有機シリコン酸化膜
    で埋め込む工程と、 前記第１及び第２の有機シリコン酸化膜中に埋め込まれ
    た第２のシリコン酸化物及び第１のシリコン酸化物を除
    去して開口部を形成する工程と、 前記開口中に配線材料を埋め込んで埋め込まれた導体に
    対する電気接続部を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  7. 【請求項７】前記開口部を形成する工程において、前記
    開口部が有機シリコン酸化膜中に埋設された導体または
    絶縁体表面に到達しない場合、さらに前記導体または絶
    縁体表面に到達するように開口する工程を有することを
    特徴とする請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】前記シリコン酸化物の柱状体を形成する工
    程は、堆積されたシリコン酸化物にエッチングを行うこ
    とを特徴とする請求項６または請求項７に記載の半導体
    装置の製造方法。
  9. 【請求項９】前記電気接続部を形成する工程の後に配線
    材料を埋め込む工程を有することを特徴とする請求項６
    から請求項８のいずれか１項に記載の半導体装置の製造
    方法。
  10. 【請求項１０】前記配線材料を埋め込む工程の後に、前
    記配線材料の平坦化を行う工程を有することを特徴とす
    る請求項６から請求項９までのいずれか１項に記載の半
    導体装置の製造方法。
  11. 【請求項１１】導体または絶縁体表面上にシリコン酸化
    物の柱状体を形成する工程と、 前記導体または絶縁体が露出されている表面上に有機シ
    リコン酸化膜を堆積させて前記シリコン酸化膜の柱状体
    をその内部に埋め込む工程と、 前記有機シリコン酸化膜の一部と前記有機シリコン酸化
    膜中に埋め込まれた前記シリコン酸化膜を除去して開口
    部を形成する工程と、 前記開口部中に配線材料を埋め込んで埋め込まれた導体
    に対する電気接続部を形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  12. 【請求項１２】前記開口部を形成するときに、前記有機
    シリコン酸化膜と前記有機シリコン酸化膜中に埋め込ま
    れた前記シリコン酸化膜のエッチングレートの違いを用
    いて、配線部分で丸みを帯びた形状にすることを特徴と
    する請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】前記開口部を形成する工程において、前
    記開口部が有機シリコン酸化膜中に埋設された導体また
    は絶縁体表面に到達しない場合、さらに前記導体または
    絶縁体表面に到達するように開口する工程を有すること
    を特徴とする請求項１０または請求項１１に記載の半導
    体装置の製造方法。
  14. 【請求項１４】前記電気接続部上に配線を形成する工程
    を有することを特徴とする請求項１１から請求項１３の
    いずれか１項に記載の半導体装置の製造方法。
  15. 【請求項１５】前記配線材料を埋め込む工程の後に、前
    記配線材料の平坦化を行う工程を有することを特徴とす
    る請求項１１から請求項１４のいずれか１項に記載の半
    導体装置の製造方法。
  16. 【請求項１６】互いに対向して溝部が形成される複数の
    柱状体の表面にシリコン窒化膜を形成し、前記柱状体の
    一部を覆うように形成させた有機シリコン酸化膜を備
    え、前記有機シリコン酸化膜は、前記溝部が露出するよ
    うな開口部を有することを特徴とする半導体装置。
  17. 【請求項１７】前記柱状体は、３層構造からなることを
    特徴とする請求項１６記載の半導体装置。
  18. 【請求項１８】基板上に絶縁層を形成する工程と、 前記絶縁層を選択的にエッチングして第１の柱状体を形
    成する工程と、 前記第１の柱状体の表面上に保護膜を形成する工程と、 前記保護膜で覆われた前記第１の柱状体を埋設するよう
    に酸化膜を形成する工程と、 前記酸化膜を平坦化する工程と、 前記酸化膜のコンタクトホールの第２の柱状体を形成す
    る工程と、 前記第２の柱状体を埋設するように第２の酸化膜を形成
    する工程と、 前記第１酸化膜を除去し溝部を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  19. 【請求項１９】前記絶縁膜は、第１のシリコン酸化膜を
    形成する工程と、 前記第１のシリコン酸化膜上にポリシリコン層を形成す
    る工程と、 前記ポリシリコン層上にシリサイド層を形成する工程と
    から形成されることを特徴とする請求項１８に記載の半
    導体装置の製造方法。
  20. 【請求項２０】前記保護膜はシリコン窒化膜であること
    を特徴とする請求項１８または請求項１９に記載の記載
    の半導体装置の製造方法。
  21. 【請求項２１】前記形成された溝部は、第２のシリコン
    窒化膜で保護された前記第１の柱状体による側壁を有す
    るように、選択的にエッチングすることにより形成され
    ることを特徴とする請求項１８記載の半導体装置の製造
    方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005048221A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
US7179733B2 (en) 2003-03-17 2007-02-20 Seiko Epson Corporation Method of forming contact holes and electronic device formed thereby
CN1310307C (zh) * 2001-10-05 2007-04-11 蓝姆研究公司 在低k绝缘层内形成沟槽的方法
US7262128B2 (en) 2003-07-30 2007-08-28 Seiko Epson Corporation Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards
US7795616B2 (en) 2003-11-14 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1310307C (zh) * 2001-10-05 2007-04-11 蓝姆研究公司 在低k绝缘层内形成沟槽的方法
US7179733B2 (en) 2003-03-17 2007-02-20 Seiko Epson Corporation Method of forming contact holes and electronic device formed thereby
US7262128B2 (en) 2003-07-30 2007-08-28 Seiko Epson Corporation Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards
WO2005048221A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
US7795616B2 (en) 2003-11-14 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US7859187B2 (en) 2003-11-14 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
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