JPH0290653A - 多層配線半導体装置の製造方法 - Google Patents
多層配線半導体装置の製造方法Info
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- JPH0290653A JPH0290653A JP24500288A JP24500288A JPH0290653A JP H0290653 A JPH0290653 A JP H0290653A JP 24500288 A JP24500288 A JP 24500288A JP 24500288 A JP24500288 A JP 24500288A JP H0290653 A JPH0290653 A JP H0290653A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線構造を有する半導体装置の製造方法に
関する。
関する。
従来、多層配線構造を有する半導体装置の製造方法は、
下層配線と上層配線を接合する方法として、第３図（ａ
）に示すように、まず、下層配線（多結晶シリコン層３
、アルミニウム層４の２層膜として図示）形成後、その
上に層間膜５を形成させる。次に下層配線と上層配線を
接合するために、層間膜上にレジスト膜６を被着し、第
３図（ｂ）に示すように、眉間膜５にスルホール７を等
方エッチ、異方エッチにより形成し、しかる後、上層配
線（二層目アルミニウム配線８として図示）を形成する
ことにより、下層配線と上層配線とを接合させる方法を
行なっていた。
下層配線と上層配線を接合する方法として、第３図（ａ
）に示すように、まず、下層配線（多結晶シリコン層３
、アルミニウム層４の２層膜として図示）形成後、その
上に層間膜５を形成させる。次に下層配線と上層配線を
接合するために、層間膜上にレジスト膜６を被着し、第
３図（ｂ）に示すように、眉間膜５にスルホール７を等
方エッチ、異方エッチにより形成し、しかる後、上層配
線（二層目アルミニウム配線８として図示）を形成する
ことにより、下層配線と上層配線とを接合させる方法を
行なっていた。
上述した従来の多層配線構造を有する半導体装置の製造
方法によると、今後の集積度及び動作速度の向上に対処
するには、線間容量を減らすべく層間絶縁膜を厚くする
しかないが、層間膜１層あたりの厚さは４〜５μｍ必要
と考えられ、この様な厚さになると従来の層間膜にスル
ホールを形成することは非常に困難になるという欠点が
ある。
方法によると、今後の集積度及び動作速度の向上に対処
するには、線間容量を減らすべく層間絶縁膜を厚くする
しかないが、層間膜１層あたりの厚さは４〜５μｍ必要
と考えられ、この様な厚さになると従来の層間膜にスル
ホールを形成することは非常に困難になるという欠点が
ある。
本発明の目的は、集積度及び動作速度の向上が可能な多
層配線半導体装置の製造方法を提供することにある。
層配線半導体装置の製造方法を提供することにある。
本発明の多層配線半導体装置の製造方法は、下層配線を
形成した後、あらかじめ前記下層配線に上層配線を接合
するための層間接合金属柱を下層配線上にめっきにより
形成し、しかる後層間膜を形成し、次に、前記層間膜に
埋もれた前記層間接合金属柱が頭を出す迄前記層間膜を
エッチバック後、上層配線を形成して下層配線と上層配
線とを接合するというものである。
形成した後、あらかじめ前記下層配線に上層配線を接合
するための層間接合金属柱を下層配線上にめっきにより
形成し、しかる後層間膜を形成し、次に、前記層間膜に
埋もれた前記層間接合金属柱が頭を出す迄前記層間膜を
エッチバック後、上層配線を形成して下層配線と上層配
線とを接合するというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの縦断面図である。
るための工程順に示す半導体チップの縦断面図である。
まず、第１図（ａ）に示すように、シリコンなどの半導
体基板１０１に酸化シリコン膜１０２、−層目配線（多
結晶シリコン層１０３、アルミニウム層１０４）、密着
用メタル膜１１ｏ、バリヤメタルＭｉｌｌを形成後、レ
ジスト［１０６を形成させる。
体基板１０１に酸化シリコン膜１０２、−層目配線（多
結晶シリコン層１０３、アルミニウム層１０４）、密着
用メタル膜１１ｏ、バリヤメタルＭｉｌｌを形成後、レ
ジスト［１０６を形成させる。
次に、第１図（ｂ）に示すように、所定部分のレジスト
膜１０６を除去した後、第１図（ｃ）に示すように、電
気めっきを行なって金からなる層間接合金属柱１１２を
形成した後、第１図（ｄ）に示すように、レジスト膜１
０６を除去する。
膜１０６を除去した後、第１図（ｃ）に示すように、電
気めっきを行なって金からなる層間接合金属柱１１２を
形成した後、第１図（ｄ）に示すように、レジスト膜１
０６を除去する。
次に、第１図（ｅ）に示すように、窒化シリコン膜１１
３を全面に形成後、第１図（ｆ）に示すように、層間接
合金属柱１１２の頭が出る迄窒化シリコン膜１１３をエ
ッチバックしてＭｌ ｒｍ 膜１０５とし、次に第１図
（ｇ）に示すように、二層目金配線１１４を形成し、さ
らに窒化シリコンからなるカバー絶縁膜１０９を形成さ
せる。
３を全面に形成後、第１図（ｆ）に示すように、層間接
合金属柱１１２の頭が出る迄窒化シリコン膜１１３をエ
ッチバックしてＭｌ ｒｍ 膜１０５とし、次に第１図
（ｇ）に示すように、二層目金配線１１４を形成し、さ
らに窒化シリコンからなるカバー絶縁膜１０９を形成さ
せる。
密着用メタルとしてはＴｉのほかにＭＯ、バリヤメタル
としてはｐｔのほかにＭｏ等を使用することができる。
としてはｐｔのほかにＭｏ等を使用することができる。
この様な方法で形成された層間接合金属柱は層間膜の厚
さに影響されることなく容易に下層配線と上層配線とを
接合できる。つまり、層間膜の選択エツチングによるス
ルホール形成工程を有していないので、集積度の向上、
動作速度の向上をともに実現することができる。
さに影響されることなく容易に下層配線と上層配線とを
接合できる。つまり、層間膜の選択エツチングによるス
ルホール形成工程を有していないので、集積度の向上、
動作速度の向上をともに実現することができる。
第２図（ａ）〜（ｇ）は第２の実施例を説明するための
工程順に示す半導体チップの縦断面図である。
工程順に示す半導体チップの縦断面図である。
第２図（ａ）に示すように最初の層間接合金属柱２１２
を第１の実施例と同様にして形成する。次に層間膜２０
５をさらに厚くすることによって線間容量を減らし、ス
ピードを上げるために、まず第２図（ｂ）に示すように
、レジスト膜２０６を形成した後、層間接合金属柱２１
２をさらに成長させるためその上のレジスト膜２０６を
除去後さらに金の電気めっきを行なうことによって第２
図（ｃ）に示すように、層間接合金属柱２１２′を上積
みする。
を第１の実施例と同様にして形成する。次に層間膜２０
５をさらに厚くすることによって線間容量を減らし、ス
ピードを上げるために、まず第２図（ｂ）に示すように
、レジスト膜２０６を形成した後、層間接合金属柱２１
２をさらに成長させるためその上のレジスト膜２０６を
除去後さらに金の電気めっきを行なうことによって第２
図（ｃ）に示すように、層間接合金属柱２１２′を上積
みする。
次に、第２図（ｄ）に示すように、レジスト膜２０６を
除去し、第２図（ｅ）に示すように、窒化シリコン膜２
１５を形成後、第２図（ｆ）に示すように、窒化シリコ
ン膜２１５に埋もれた層間接合金属柱の頭が出る迄エッ
チバック後に、第２図（ｇ）に示すように二層目金配線
２１４を行ない、しかる後窒化シリコンからなるカバー
絶ｔ４Ｍ２０９を形成させることによって下層配線と上
層配線とを接合できる。
除去し、第２図（ｅ）に示すように、窒化シリコン膜２
１５を形成後、第２図（ｆ）に示すように、窒化シリコ
ン膜２１５に埋もれた層間接合金属柱の頭が出る迄エッ
チバック後に、第２図（ｇ）に示すように二層目金配線
２１４を行ない、しかる後窒化シリコンからなるカバー
絶ｔ４Ｍ２０９を形成させることによって下層配線と上
層配線とを接合できる。
この実施例は、眉間膜を更に厚くして線間容量を一層小
さくできる利点がある。
さくできる利点がある。
以上説明した様に、下層配線上に層間接合金属柱を形成
したのち層間膜を被着し、エッチバックを行うことによ
り、層間膜の厚さにほとんど影響されることなく容易に
下層配線と上層配線とを接合できるので集積度と動作速
度の両方の改善された多層配線半導体装置を製造できる
効果がある。
したのち層間膜を被着し、エッチバックを行うことによ
り、層間膜の厚さにほとんど影響されることなく容易に
下層配線と上層配線とを接合できるので集積度と動作速
度の両方の改善された多層配線半導体装置を製造できる
効果がある。
第１図（ａ）〜（ｇ）、第２図（ａ）〜（ｇ）及び第３
図（ａ）〜（ｃ）はそれぞれ本発明の第１の実施例箱２
の実施例及び従来例を説明するための工程順に示す半導
体チップの縦断面図である。 １．１０１．２０１・・・半導体基板、２，１０２．２
０２・・・酸化シリコン膜、３，１０３，２０３・・・
多結晶シリコン層、４，１０４，２０４・・・アルミニ
ウム層、５，１０５，２０５・・・層間膜、６．１０６
，２０６・・・レジスト膜、７・・・スルホール、８・
・・二層目アルミ配線、９，１０９，２０９・・・カバ
ー絶縁膜、１１０，２１０・・・密着用メタル膜、１１
１，２１１・・・バリヤメタル膜、１１２゜２１２．２
１２’・・・層間接合金属柱、１１３・・・窒化シリコ
ン膜、１１４，２１４・・・二層目金配線、２１５・・
・窒化シリコン膜。
図（ａ）〜（ｃ）はそれぞれ本発明の第１の実施例箱２
の実施例及び従来例を説明するための工程順に示す半導
体チップの縦断面図である。 １．１０１．２０１・・・半導体基板、２，１０２．２
０２・・・酸化シリコン膜、３，１０３，２０３・・・
多結晶シリコン層、４，１０４，２０４・・・アルミニ
ウム層、５，１０５，２０５・・・層間膜、６．１０６
，２０６・・・レジスト膜、７・・・スルホール、８・
・・二層目アルミ配線、９，１０９，２０９・・・カバ
ー絶縁膜、１１０，２１０・・・密着用メタル膜、１１
１，２１１・・・バリヤメタル膜、１１２゜２１２．２
１２’・・・層間接合金属柱、１１３・・・窒化シリコ
ン膜、１１４，２１４・・・二層目金配線、２１５・・
・窒化シリコン膜。
Claims (1)
- 下層配線を形成した後、あらかじめ前記下層配線に上層
配線を接合するための層間接合金属柱を下層配線上にめ
っきにより形成し、しかる後層間膜を形成し、次に、前
記層間膜に埋もれた前記層間接合金属柱が頭を出す迄前
記層間膜をエッチバック後、上層配線を形成して下層配
線と上層配線とを接合することを特徴とする多層配線半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24500288A JPH0290653A (ja) | 1988-09-28 | 1988-09-28 | 多層配線半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24500288A JPH0290653A (ja) | 1988-09-28 | 1988-09-28 | 多層配線半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290653A true JPH0290653A (ja) | 1990-03-30 |
Family
ID=17127118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24500288A Pending JPH0290653A (ja) | 1988-09-28 | 1988-09-28 | 多層配線半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
-
1988
- 1988-09-28 JP JP24500288A patent/JPH0290653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
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