JPH02113566A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02113566A JPH02113566A JP26651488A JP26651488A JPH02113566A JP H02113566 A JPH02113566 A JP H02113566A JP 26651488 A JP26651488 A JP 26651488A JP 26651488 A JP26651488 A JP 26651488A JP H02113566 A JPH02113566 A JP H02113566A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路の
抵抗の構造に関する。
抵抗の構造に関する。
〔従来の技術ゴ
従来、この種の半導体集積回路の例を第６図。
第７図に示す。
第６図は従来の実施例の平面図であり、第７図は第６図
Ｄ−Ｄ’断面図である。構成は第１絶縁膜２１．抵抗層
ｌＯ１第２絶縁膜２２．抵抗と配線を接続するための配
線接続用スルーホール３１．アルミ配線３２である。
Ｄ−Ｄ’断面図である。構成は第１絶縁膜２１．抵抗層
ｌＯ１第２絶縁膜２２．抵抗と配線を接続するための配
線接続用スルーホール３１．アルミ配線３２である。
次に、第７図を用いて従来の実施例を説明する。
まず半導体基板上に第１絶縁膜２１を形成する。
通常は９００〜１０００℃で加圧酸化を行い、１μｍ程
度の厚さの酸化膜を形成する。
度の厚さの酸化膜を形成する。
次にその上に抵抗１０を形成する。これは第１絶縁膜２
１上に多結晶シリコン膜やシリコンとクロムの化合物等
を２０００〜３０００人の厚さで被着させる。多結晶シ
リコン膜の場合は、ここで不純物を注入する。その上に
フォトレジストを塗布し、パターニングを行ってからイ
オンエツチング等により抵抗１０を形成した後、フォト
レジストを除去する。
１上に多結晶シリコン膜やシリコンとクロムの化合物等
を２０００〜３０００人の厚さで被着させる。多結晶シ
リコン膜の場合は、ここで不純物を注入する。その上に
フォトレジストを塗布し、パターニングを行ってからイ
オンエツチング等により抵抗１０を形成した後、フォト
レジストを除去する。
次に、第２絶縁膜２２を形成する。これは気相膜成長装
置等により酸化膜、窒化膜等を０．５〜１．５μｍ程度
の厚さで成長させる。
置等により酸化膜、窒化膜等を０．５〜１．５μｍ程度
の厚さで成長させる。
次に、第２絶縁膜に抵抗１０とアルミ配線３２を接続す
るための配線接続用スルーホール３１を形成し、その上
に１〜１．５μｍ程度の厚さのアルミ配線３２を形成す
る。
るための配線接続用スルーホール３１を形成し、その上
に１〜１．５μｍ程度の厚さのアルミ配線３２を形成す
る。
アルミ配線３２によって抵抗を並列あるいは直列に接続
して用い絶縁膜の上の抵抗は一層だけであった。
して用い絶縁膜の上の抵抗は一層だけであった。
上述した従来の半導体集積回路は絶縁膜の上の抵抗は一
層だけしか有しておらず、その抵抗をアルミ配線等で直
列あるいは並列に接続して使用しているため、抵抗の占
有面積が大きくなるという欠点がある。
層だけしか有しておらず、その抵抗をアルミ配線等で直
列あるいは並列に接続して使用しているため、抵抗の占
有面積が大きくなるという欠点がある。
本発明の半導体集積回路は絶縁膜の上に層間絶縁膜を介
した２層以上の抵抗を有している。
した２層以上の抵抗を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例１の平面図、第２図は第１図Ａ
−Ａ’断面図、第３図は第１図Ｂ−Ｂ’断面図である。
−Ａ’断面図、第３図は第１図Ｂ−Ｂ’断面図である。
構成は、第１絶縁膜２１．第１層抵抗１１．第２絶縁膜
２２．第２層抵抗１２．第３絶縁膜２３．抵抗と配線を
接続するための配線接続用スルーホール３１．アルミ配
線３２である。
２２．第２層抵抗１２．第３絶縁膜２３．抵抗と配線を
接続するための配線接続用スルーホール３１．アルミ配
線３２である。
次に第２図、第３図を用いて本発明の実施例１を説明す
る。
る。
まず半導体基板上に第１絶縁膜２１を形成する。
通常は９００〜１０００℃で加圧酸化を行い、１〜１．
５μ程度の厚さの酸化膜を形成する。
５μ程度の厚さの酸化膜を形成する。
次にその上に第１層抵抗１１を形成する。これは絶縁膜
２１の上に多結晶シリコン膜やシリコンとクロムの化合
物を２０００〜３０００人の厚さで被着させる。多結晶
シリコンの場合、ここで不純物を注入する。
２１の上に多結晶シリコン膜やシリコンとクロムの化合
物を２０００〜３０００人の厚さで被着させる。多結晶
シリコンの場合、ここで不純物を注入する。
その上にフォトレジストを塗布しバターニングしてから
、イオンエツチング等により第１層抵抗１１を形成した
後、フォトレジストを除去する。
、イオンエツチング等により第１層抵抗１１を形成した
後、フォトレジストを除去する。
次に第２絶縁膜２２を形成する。これは気相膜成長装置
等により酸化膜、窒化膜等を０．５〜１．５μｍ程度の
厚さに成長させる。
等により酸化膜、窒化膜等を０．５〜１．５μｍ程度の
厚さに成長させる。
次に第２絶縁膜上に第２層抵抗１２を形成する。
形成方法は、第１層抵抗と同様である。
次に、第３絶縁膜２３を形成する。形成方法は、第２絶
縁膜と同様である。
縁膜と同様である。
次に、第３絶縁膜２３及び第２絶縁膜２２に第１層抵抗
１１又は第２層抵抗１２とアルミ配線３２を接続するた
めの配線接続用スルーホール３１を形成し、その上に１
〜１．５μｍ程度の厚さのアルミ配線３２を形成する。
１１又は第２層抵抗１２とアルミ配線３２を接続するた
めの配線接続用スルーホール３１を形成し、その上に１
〜１．５μｍ程度の厚さのアルミ配線３２を形成する。
第４図は本発明の実施例２の平面図であり。第５図は第
４図Ｃ−Ｃ’断面図である。構成は第１絶縁膜２１．第
１層抵抗１１．第２絶縁膜２２゜抵抗と抵抗を接続する
ための抵抗接続用スルーホール３０．第２層抵抗１２．
第３絶縁膜２３゜抵抗と配線を接続するための配線接続
用スルーホール３１．アルミ配線３２である。
４図Ｃ−Ｃ’断面図である。構成は第１絶縁膜２１．第
１層抵抗１１．第２絶縁膜２２゜抵抗と抵抗を接続する
ための抵抗接続用スルーホール３０．第２層抵抗１２．
第３絶縁膜２３゜抵抗と配線を接続するための配線接続
用スルーホール３１．アルミ配線３２である。
次に第５図を用いて実施例２を説明する。
第１絶縁膜２１．第１層抵抗１１．第２絶縁膜２２まで
の形成方法は実施例１と同じである。
の形成方法は実施例１と同じである。
次に、第２絶縁膜２２に第１層抵抗１１と第２層抵抗１
２を接続するための抵抗接続用スルーホール３０を形成
する。
２を接続するための抵抗接続用スルーホール３０を形成
する。
その上に、第２層抵抗１２を形成し、さらにその上に第
３絶縁膜２３を形成する。形成方法は実施例１と同じで
ある。
３絶縁膜２３を形成する。形成方法は実施例１と同じで
ある。
次に、第１層抵抗１１とアルミ配線３２を接続するため
の配線接続用スルーホール３１を形成し、その上に１〜
１．５μｍ程度の厚さのアルミ配線３２を形成する。
の配線接続用スルーホール３１を形成し、その上に１〜
１．５μｍ程度の厚さのアルミ配線３２を形成する。
以上説明した様に、本発明は、絶縁膜の上に層間絶縁膜
を介した２層以上の抵抗を有し、その２層以上の抵抗を
アルミ配線等での接続、あるいは異なる層の抵抗を直接
に接続させて、抵抗を直列又は並列に接続することによ
り、抵抗の占有面積を少くすることができ、半導体集積
回路の集積度を高めることができる。
を介した２層以上の抵抗を有し、その２層以上の抵抗を
アルミ配線等での接続、あるいは異なる層の抵抗を直接
に接続させて、抵抗を直列又は並列に接続することによ
り、抵抗の占有面積を少くすることができ、半導体集積
回路の集積度を高めることができる。
【図面の簡単な説明】
第１図は本発明の実施例１の平面図、第２図は第１図Ａ
−Ａ’断面図、第３図は第１図Ｂ−Ｂ’断面図である。 第４図は本発明の実施例２の平面図、第５図は第４図Ｃ
−Ｃ’断面図である。 第６図は従来の実施例の平面図、第７図は第６図のＤ−
Ｄ’断面図である。 １０・・・・・・抵抗、１１・川・・第１層抵抗、１２
・・団・第２層抵抗、２１・・・・・・第１絶縁膜、２
２・・団・第２絶縁膜、２３・・・・・・第３絶縁膜、
３ｏ・・・・・・抵抗接続用スルーホール、３１・・・
・・・配線接続用スルーポール、３２・・・・・・アル
ミ配線。 代理人 弁理士 内 原 晋 ｌＯ不ＩＬ
−Ａ’断面図、第３図は第１図Ｂ−Ｂ’断面図である。 第４図は本発明の実施例２の平面図、第５図は第４図Ｃ
−Ｃ’断面図である。 第６図は従来の実施例の平面図、第７図は第６図のＤ−
Ｄ’断面図である。 １０・・・・・・抵抗、１１・川・・第１層抵抗、１２
・・団・第２層抵抗、２１・・・・・・第１絶縁膜、２
２・・団・第２絶縁膜、２３・・・・・・第３絶縁膜、
３ｏ・・・・・・抵抗接続用スルーホール、３１・・・
・・・配線接続用スルーポール、３２・・・・・・アル
ミ配線。 代理人 弁理士 内 原 晋 ｌＯ不ＩＬ
Claims (1)
- 半導体基板上に形成する半導体集積回路において、絶縁
膜上に、層間絶縁膜を介して２層以上の抵抗を有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26651488A JPH02113566A (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26651488A JPH02113566A (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113566A true JPH02113566A (ja) | 1990-04-25 |
Family
ID=17431962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26651488A Pending JPH02113566A (ja) | 1988-10-21 | 1988-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195479A (ja) * | 1995-01-18 | 1996-07-30 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| US7199446B1 (en) * | 2003-02-18 | 2007-04-03 | K2 Optronics, Inc. | Stacked electrical resistor pad for optical fiber attachment |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561056A (en) * | 1978-10-31 | 1980-05-08 | Mitsubishi Electric Corp | High resistance structure of integrated circuit |
| JPS60130155A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体装置 |
| JPS60137051A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置 |
| JPS61180469A (ja) * | 1984-11-01 | 1986-08-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体分布インピ−ダンス装置 |
-
1988
- 1988-10-21 JP JP26651488A patent/JPH02113566A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561056A (en) * | 1978-10-31 | 1980-05-08 | Mitsubishi Electric Corp | High resistance structure of integrated circuit |
| JPS60130155A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体装置 |
| JPS60137051A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置 |
| JPS61180469A (ja) * | 1984-11-01 | 1986-08-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体分布インピ−ダンス装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195479A (ja) * | 1995-01-18 | 1996-07-30 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| US7199446B1 (en) * | 2003-02-18 | 2007-04-03 | K2 Optronics, Inc. | Stacked electrical resistor pad for optical fiber attachment |
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