JPH05121665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05121665A JPH05121665A JP30697091A JP30697091A JPH05121665A JP H05121665 A JPH05121665 A JP H05121665A JP 30697091 A JP30697091 A JP 30697091A JP 30697091 A JP30697091 A JP 30697091A JP H05121665 A JPH05121665 A JP H05121665A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- high resistance
- upper layer
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 積層配線構造の上層部を一部除去することに
より高抵抗領域を形成し、抵抗体とする半導体装置を提
供すること。 【構成】 積層配線上層部１、積層配線下層部２、下地
絶縁膜３から構成されており、積層配線上層部１の１部
を除去することにより高抵抗領域を形成した半導体装
置。 【効果】 このように積層配線上層部１の一部を除去
し、その領域の配線抵抗を上げて高抵抗領域を形成し、
高抵抗体とすることにより、抵抗体の形成に必要な面積
を縮少することができるので、高集積化が可能となり、
また、制御性が容易である効果が生ずる。
より高抵抗領域を形成し、抵抗体とする半導体装置を提
供すること。 【構成】 積層配線上層部１、積層配線下層部２、下地
絶縁膜３から構成されており、積層配線上層部１の１部
を除去することにより高抵抗領域を形成した半導体装
置。 【効果】 このように積層配線上層部１の一部を除去
し、その領域の配線抵抗を上げて高抵抗領域を形成し、
高抵抗体とすることにより、抵抗体の形成に必要な面積
を縮少することができるので、高集積化が可能となり、
また、制御性が容易である効果が生ずる。
Description
【０００１】
【産業上の利用分野】本発明は、高抵抗を形成してなる
半導体装置に関し、詳細には、２種類以上の積層配線構
造を用いて高抵抗を形成してなる半導体装置に関する。
半導体装置に関し、詳細には、２種類以上の積層配線構
造を用いて高抵抗を形成してなる半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の抵抗について、図５
（平面図）及び図６（図５のＣ−Ｃ線断面図）に基づい
て説明する。従来の半導体装置における抵抗の構成は、
図５及び図６に示すように、Ｓｉ基板４、下地絶縁膜
３、第１の配線５、拡散層高抵抗領域６、コンタクトホ
ール７からなっている。
（平面図）及び図６（図５のＣ−Ｃ線断面図）に基づい
て説明する。従来の半導体装置における抵抗の構成は、
図５及び図６に示すように、Ｓｉ基板４、下地絶縁膜
３、第１の配線５、拡散層高抵抗領域６、コンタクトホ
ール７からなっている。
【０００３】上記従来の半導体装置の製造方法を図６に
基づいて説明すると、抵抗値として10〜100Ω程度の抵
抗を形成する場合、まず、Ｎ型のＳｉ（シリコン）基板
４上にホトリソグラフィ技術を用いてレジストマスクに
よりＷ＝10μｍ、Ｌ＝20μｍのパターンを形成し、ボロ
ン等のＰ型の不純物のイオン注入（１０21〜１０22原子
／ｃｍ3）を行い、熱処理後、拡散層高抵抗領域６を形
成する。次に、レジストマスクを剥離した後、Ｓｉ基板
４上にＣＶＤ法を用いて下地絶縁膜３（5000オングスト
ローム）を堆積し、ホトリソグラフィ技術及びエッチン
グ技術によりコンタクトホール７を形成する。その後、
第１の配線５をスパッタし、パターニングを行い、この
ようにして不純物拡散による100Ω程度の抵抗を形成す
る。
基づいて説明すると、抵抗値として10〜100Ω程度の抵
抗を形成する場合、まず、Ｎ型のＳｉ（シリコン）基板
４上にホトリソグラフィ技術を用いてレジストマスクに
よりＷ＝10μｍ、Ｌ＝20μｍのパターンを形成し、ボロ
ン等のＰ型の不純物のイオン注入（１０21〜１０22原子
／ｃｍ3）を行い、熱処理後、拡散層高抵抗領域６を形
成する。次に、レジストマスクを剥離した後、Ｓｉ基板
４上にＣＶＤ法を用いて下地絶縁膜３（5000オングスト
ローム）を堆積し、ホトリソグラフィ技術及びエッチン
グ技術によりコンタクトホール７を形成する。その後、
第１の配線５をスパッタし、パターニングを行い、この
ようにして不純物拡散による100Ω程度の抵抗を形成す
る。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の抵抗は、不純物拡散層領域内に形成するので、各工程
の位置合せ精度が困難であり、また、層抵抗を数10Ω以
下にすることができず、しかも、大きな面積を必要とす
るところから、高集積化に不向きであるという問題点を
有している。更に、下地工程で形成することから、抵抗
値が変動し、バラつくため、制御性に問題があった。
の抵抗は、不純物拡散層領域内に形成するので、各工程
の位置合せ精度が困難であり、また、層抵抗を数10Ω以
下にすることができず、しかも、大きな面積を必要とす
るところから、高集積化に不向きであるという問題点を
有している。更に、下地工程で形成することから、抵抗
値が変動し、バラつくため、制御性に問題があった。
【０００５】そこで、本発明は、上記問題点を解消する
半導体装置を提供することを目的とし、詳細には、高集
積化が可能であり、しかも、制御性が容易である半導体
装置を提供することを目的とする。
半導体装置を提供することを目的とし、詳細には、高集
積化が可能であり、しかも、制御性が容易である半導体
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】そして、本発明は、積層
配線構造の上層部を一部除去することにより高抵抗領域
を形成し、抵抗体とする点を特徴とし、これにより上記
目的とする半導体装置を提供するものである。具体的に
は、本発明は、多層配線構造を有する半導体装置の配線
形成において、高融点金属とアルミニウム、又は、高融
点金属とポリシリコンからなる積層配線とした後、配線
の一部のアルミニウム層のみ、又は、高融点金属層のみ
を除去することにより高融点金属による高抵抗領域、又
は、ポリシリコンによる高抵抗領域を形成してなること
を特徴とする半導体装置である。
配線構造の上層部を一部除去することにより高抵抗領域
を形成し、抵抗体とする点を特徴とし、これにより上記
目的とする半導体装置を提供するものである。具体的に
は、本発明は、多層配線構造を有する半導体装置の配線
形成において、高融点金属とアルミニウム、又は、高融
点金属とポリシリコンからなる積層配線とした後、配線
の一部のアルミニウム層のみ、又は、高融点金属層のみ
を除去することにより高融点金属による高抵抗領域、又
は、ポリシリコンによる高抵抗領域を形成してなること
を特徴とする半導体装置である。
【０００７】以下、本発明を具体的に説明すると、本発
明は、例えば内部に多層配線構造を有する半導体集積回
路装置において、積層配線をパタ−ニングした後、積層
配線の上層部を一部除去して高抵抗領域を形成し、抵抗
体とするものである。そして、このように積層配線上層
部の一部を除去し、その領域の配線抵抗を上げて高抵抗
領域を形成し、高抵抗体とすることにより、抵抗体の形
成に必要な面積を縮少することができ、抵抗値の制御性
も容易になるという作用が生ずるものである。
明は、例えば内部に多層配線構造を有する半導体集積回
路装置において、積層配線をパタ−ニングした後、積層
配線の上層部を一部除去して高抵抗領域を形成し、抵抗
体とするものである。そして、このように積層配線上層
部の一部を除去し、その領域の配線抵抗を上げて高抵抗
領域を形成し、高抵抗体とすることにより、抵抗体の形
成に必要な面積を縮少することができ、抵抗値の制御性
も容易になるという作用が生ずるものである。
【０００８】
【実施例】次に、本発明の実施例を図１〜図４に基づい
て詳細に説明する。 （実施例１）図１は、本発明の第１の実施例である半導
体装置の平面図であり、図２は、図１のＡ−Ａ線断面図
である。この半導体装置は、図１及び図２に示すよう
に、積層配線上層部１（アルミニウム合金金属）と積層
配線下層部２（Ｔｉ、ＴｉＮ、ＷＳｉxなどの高融点金
属又は合金金属）並びに下地絶縁膜３から構成される。
て詳細に説明する。 （実施例１）図１は、本発明の第１の実施例である半導
体装置の平面図であり、図２は、図１のＡ−Ａ線断面図
である。この半導体装置は、図１及び図２に示すよう
に、積層配線上層部１（アルミニウム合金金属）と積層
配線下層部２（Ｔｉ、ＴｉＮ、ＷＳｉxなどの高融点金
属又は合金金属）並びに下地絶縁膜３から構成される。
【０００９】この半導体装置の製造方法について説明す
ると、まず、ＣＤＶ法を用いて半導体素子上に下地絶縁
膜３（5000オングストロームのシリコン酸化膜）を成長
させる。次に、積層配線下層部２（1000オングストロー
ムのＴｉＮ）をスパッタし、その後、積層配線上層部１
（5500オングストロームのＡｌ−Ｓｉ−Ｃｕからなるア
ルミニウム合金）をスパッタし、ホトリソグラフィ技術
及びエッチング技術により所望の配線のパターニングを
行う。
ると、まず、ＣＤＶ法を用いて半導体素子上に下地絶縁
膜３（5000オングストロームのシリコン酸化膜）を成長
させる。次に、積層配線下層部２（1000オングストロー
ムのＴｉＮ）をスパッタし、その後、積層配線上層部１
（5500オングストロームのＡｌ−Ｓｉ−Ｃｕからなるア
ルミニウム合金）をスパッタし、ホトリソグラフィ技術
及びエッチング技術により所望の配線のパターニングを
行う。
【００１０】その後、積層配線上層部１の１部をホトリ
ソグラフィ技術及びエッチング技術により除去を行い、
図２に示す積層配線構造を有する半導体装置を製造す
る。この工程で除去された領域は、ρｓの高い積層配線
下層部２だけが残るため、この領域のみの配線抵抗が高
く、高抵抗の領域となる。そして、配線幅Ｌ＝1.2μ
ｍ、厚さ6200オングストロームの時、Ａｌ−Ｓｉ−Ｃｕ
のρｓは60ｍΩ／□、ＴｉＮのρｓは7.8Ω／□であ
り、一方、配線抵抗がρｓ×Ｌ／Ｗより算出されるとこ
ろから、Ｌの寸法（積層上層部の除去範囲）により通常
の配線抵抗の数10〜数100倍の高抵抗領域を得ることが
できる。
ソグラフィ技術及びエッチング技術により除去を行い、
図２に示す積層配線構造を有する半導体装置を製造す
る。この工程で除去された領域は、ρｓの高い積層配線
下層部２だけが残るため、この領域のみの配線抵抗が高
く、高抵抗の領域となる。そして、配線幅Ｌ＝1.2μ
ｍ、厚さ6200オングストロームの時、Ａｌ−Ｓｉ−Ｃｕ
のρｓは60ｍΩ／□、ＴｉＮのρｓは7.8Ω／□であ
り、一方、配線抵抗がρｓ×Ｌ／Ｗより算出されるとこ
ろから、Ｌの寸法（積層上層部の除去範囲）により通常
の配線抵抗の数10〜数100倍の高抵抗領域を得ることが
できる。
【００１１】（実施例２）図３は、本発明の第２の実施
例である半導体装置の平面図であり、図４は、図３のＢ
−Ｂ線断面図である。この半導体装置の構造は、図３及
び図４に示すように、積層配線上層部１（ＴｉＳｉx、
ＷＳｉxなどの高融点金属）、積層配線下層部２（ポリ
シリなど）及びシリコン基板４から構成される。
例である半導体装置の平面図であり、図４は、図３のＢ
−Ｂ線断面図である。この半導体装置の構造は、図３及
び図４に示すように、積層配線上層部１（ＴｉＳｉx、
ＷＳｉxなどの高融点金属）、積層配線下層部２（ポリ
シリなど）及びシリコン基板４から構成される。
【００１２】この実施例２における半導体装置の製造方
法について説明すると、まず、Ｓｉ（シリコン）基板４
上にＣＶＤ法により積層配線下層部２（2000オングスト
ロームのポリシリ）を成長させる。次に、積層配線上層
部１（2000オングストロームのＷＳｉx）をスパッタ
し、ポリサイド構造を形成し、その後、ホトリソグラフ
ィ技術、エッチング技術により配線（ゲ−ト電極）のパ
タ−ニングを行う。その後、積層配線上層部１（ＷＳｉ
x）の一部をホトリソグラフィ技術、エッチング技術に
より除去する。
法について説明すると、まず、Ｓｉ（シリコン）基板４
上にＣＶＤ法により積層配線下層部２（2000オングスト
ロームのポリシリ）を成長させる。次に、積層配線上層
部１（2000オングストロームのＷＳｉx）をスパッタ
し、ポリサイド構造を形成し、その後、ホトリソグラフ
ィ技術、エッチング技術により配線（ゲ−ト電極）のパ
タ−ニングを行う。その後、積層配線上層部１（ＷＳｉ
x）の一部をホトリソグラフィ技術、エッチング技術に
より除去する。
【００１３】この除去された領域は、ρｓの高い積層配
線下層部２だけが残るため、この領域のみの配線抵抗が
高く、高抵抗の領域となる。そして、ポリサイドのρｓ
は6.3Ω／□、ポリシリのρｓは60Ω／□であり、一
方、配線抵抗がρｓ×Ｌ／Ｗより算出されるところか
ら、Ｌ、Ｗの寸法により通常の配線抵抗の数10〜数100
倍の高抵抗領域を得ることができる。
線下層部２だけが残るため、この領域のみの配線抵抗が
高く、高抵抗の領域となる。そして、ポリサイドのρｓ
は6.3Ω／□、ポリシリのρｓは60Ω／□であり、一
方、配線抵抗がρｓ×Ｌ／Ｗより算出されるところか
ら、Ｌ、Ｗの寸法により通常の配線抵抗の数10〜数100
倍の高抵抗領域を得ることができる。
【００１４】
【発明の効果】本発明は、以上説明したように、積層配
線構造及びポリサイド構造の上層構成材料の一部を除去
することにより、配線抵抗の高い領域を形成し、その領
域を高抵抗体として用いるものであり、これにより、抵
抗サイズを従来の不純物拡散抵抗に比べ1／5〜1／10に
縮少することができ、高集積化が可能となる効果が生
じ、しかも、制御性が容易であるという効果が生ずる。
線構造及びポリサイド構造の上層構成材料の一部を除去
することにより、配線抵抗の高い領域を形成し、その領
域を高抵抗体として用いるものであり、これにより、抵
抗サイズを従来の不純物拡散抵抗に比べ1／5〜1／10に
縮少することができ、高集積化が可能となる効果が生
じ、しかも、制御性が容易であるという効果が生ずる。
【図１】本発明の第１の実施例である半導体装置の平面
図である。
図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の第２の実施例である半導体装置の平面
図である。
図である。
【図４】図３のＢ−Ｂ線断面図である。
【図５】従来の半導体装置の平面図である。
【図６】図５のＣ−Ｃ線断面図である。
１ 積層配線上層部 ２ 積層配線下層部 ３ 下地絶縁膜 ４ Ｓｉ基板 ５ 第１の配線 ６ 拡散層高抵抗領域 ７ コンタクトホール
Claims (3)
- 【請求項１】 積層配線構造の上層部を一部除去し、こ
れにより高抵抗領域を形成してなることを特徴とする半
導体装置。 - 【請求項２】 多層配線構造を有する半導体装置の配線
形成において、高融点金属とアルミニウムからなる積層
配線とした後、配線の一部のアルミニウム層のみを除去
することにより高融点金属による高抵抗領域を形成して
なることを特徴とする半導体装置。 - 【請求項３】 多層配線構造を有する半導体装置の配線
形成において、高融点金属とポリシリコンからなる積層
配線とした後、配線の一部の高融点金属層のみを除去す
ることによりポリシリコンによる高抵抗領域を形成して
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30697091A JPH05121665A (ja) | 1991-10-26 | 1991-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30697091A JPH05121665A (ja) | 1991-10-26 | 1991-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121665A true JPH05121665A (ja) | 1993-05-18 |
Family
ID=17963460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30697091A Pending JPH05121665A (ja) | 1991-10-26 | 1991-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171919A (ja) * | 2007-01-10 | 2008-07-24 | Seiko Epson Corp | 半導体装置、電気光学装置並びに電子機器 |
-
1991
- 1991-10-26 JP JP30697091A patent/JPH05121665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171919A (ja) * | 2007-01-10 | 2008-07-24 | Seiko Epson Corp | 半導体装置、電気光学装置並びに電子機器 |
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