JPS63152164A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63152164A JPS63152164A JP30027586A JP30027586A JPS63152164A JP S63152164 A JPS63152164 A JP S63152164A JP 30027586 A JP30027586 A JP 30027586A JP 30027586 A JP30027586 A JP 30027586A JP S63152164 A JPS63152164 A JP S63152164A
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- JP
- Japan
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- resistance
- high resistance
- polycrystalline silicon
- low
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子に接続される高抵抗を、その素子
を構成する半導体基板上に堆積された多結晶シリコン層
によって形成し、半導体基板上に形成された配線に接続
する半導体装置に関する。
を構成する半導体基板上に堆積された多結晶シリコン層
によって形成し、半導体基板上に形成された配線に接続
する半導体装置に関する。
半導体素子に接続される高抵抗を半導体基板上に形成す
るために多結晶シリコン層を用いることは、不純物の導
入による抵抗値の調整によって低抵抗の電極あるいは配
線を形成することと共通工程あるいは共通装置によるこ
とができるという利点を有する。第２図に示す一例にお
いては、先ず半導体基板１に多結晶シリコン層２を堆積
したのち、所望の高い抵抗率を得るため、例えぼりんの
ような不純物をイオン注入する （図ａ）０次にレジス
ト３のパターンを形成し （図ｂ）、多結晶シリコン層
２をエツチングする （図ｃ）、つづいて、化学気相成
長法（ＣＶＤ）等を用いてシリコン酸化膜４を堆積しく
図ｄ）、その上に再びレジスト３のパターンを高抵抗を
形成すべき部分の上に形成し （図ｅ）、エツチングに
よりシリコン酸化膜４をバターニングしたのち、再びり
ん等の不純物５の拡散により低抵抗の多結晶配線２２の
間に接続される多結晶シリコン高抵抗２１を形成する
（図ｆ）。
るために多結晶シリコン層を用いることは、不純物の導
入による抵抗値の調整によって低抵抗の電極あるいは配
線を形成することと共通工程あるいは共通装置によるこ
とができるという利点を有する。第２図に示す一例にお
いては、先ず半導体基板１に多結晶シリコン層２を堆積
したのち、所望の高い抵抗率を得るため、例えぼりんの
ような不純物をイオン注入する （図ａ）０次にレジス
ト３のパターンを形成し （図ｂ）、多結晶シリコン層
２をエツチングする （図ｃ）、つづいて、化学気相成
長法（ＣＶＤ）等を用いてシリコン酸化膜４を堆積しく
図ｄ）、その上に再びレジスト３のパターンを高抵抗を
形成すべき部分の上に形成し （図ｅ）、エツチングに
よりシリコン酸化膜４をバターニングしたのち、再びり
ん等の不純物５の拡散により低抵抗の多結晶配線２２の
間に接続される多結晶シリコン高抵抗２１を形成する
（図ｆ）。
しかし、上記のように多結晶シリコン高抵抗２１を多結
晶シリコン配線２２の間に接続する製造方法では、低抵
抗配線部２２の形成の際、抵抗率を下げるために不純物
の拡散温度を上げると、高抵抗部２１に不純物が拡散し
ていき、高抵抗部の抵抗値を精度よく形成できない、ま
た、高抵抗部２１の上のシリコン酸化膜４を不純物が突
きぬけてしまうことがある。このため、高抵抗部２１を
精度よく形成するには、低抵抗部２２のシート抵抗を１
００〜２００Ω／口程度以下に下げることができず、半
導体装置の遅延速度の向上が図れないという問題点があ
った。
晶シリコン配線２２の間に接続する製造方法では、低抵
抗配線部２２の形成の際、抵抗率を下げるために不純物
の拡散温度を上げると、高抵抗部２１に不純物が拡散し
ていき、高抵抗部の抵抗値を精度よく形成できない、ま
た、高抵抗部２１の上のシリコン酸化膜４を不純物が突
きぬけてしまうことがある。このため、高抵抗部２１を
精度よく形成するには、低抵抗部２２のシート抵抗を１
００〜２００Ω／口程度以下に下げることができず、半
導体装置の遅延速度の向上が図れないという問題点があ
った。
本発明の目的は、上述の問題を解決して抵抗値の精度良
好な多結晶シリコン高抵抗を形成でき、しかもそれに接
続される配線の抵抗を十分低く抑えることのできる半導
体装置を提供することにある。
好な多結晶シリコン高抵抗を形成でき、しかもそれに接
続される配線の抵抗を十分低く抑えることのできる半導
体装置を提供することにある。
上記の目的を達成するために、本発明の半導体装置は、
半導体基板上に堆積され、高抵抗を形成する多結晶シリ
コン層に隣接する配線が、所定の温度以上の融点を有す
る金属または金属化合物からなる低抵抗層を多結晶シリ
コン層に積層してなるものとする。
半導体基板上に堆積され、高抵抗を形成する多結晶シリ
コン層に隣接する配線が、所定の温度以上の融点を有す
る金属または金属化合物からなる低抵抗層を多結晶シリ
コン層に積層してなるものとする。
上記のように、低抵抗の配線を形成するのに不純物拡散
によらないで低抵抗層の被着によることによって、高抵
抗部を寸法精度よくまた隣接領域からの不純物の拡散の
おそれなしに形成できるので、抵抗値の精度が高く、ま
た低抵抗層の材料の融点を後工程の処理温度より高くす
ることにより、後工程で低抵抗層が融解しないようにす
ることがＨ１ できる、さらに、低抵抗層の材料および厚さの選定によ
り配線の抵抗率を十分に低くすることができ、遅延速度
を向上させることができる。
によらないで低抵抗層の被着によることによって、高抵
抗部を寸法精度よくまた隣接領域からの不純物の拡散の
おそれなしに形成できるので、抵抗値の精度が高く、ま
た低抵抗層の材料の融点を後工程の処理温度より高くす
ることにより、後工程で低抵抗層が融解しないようにす
ることがＨ１ できる、さらに、低抵抗層の材料および厚さの選定によ
り配線の抵抗率を十分に低くすることができ、遅延速度
を向上させることができる。
以下に本発明の実施例を第２図と共通の部分に同一の符
号を付した第１ｒＭｔａ）〜（ｆ）を用いて説明する。
号を付した第１ｒＭｔａ）〜（ｆ）を用いて説明する。
先ず、第１図ｔｉｌｌのように半導体基板１上に多結晶
シリコン２を堆積した後、所望の高抵抗の抵抗率を得る
ため、不純物をイオン注入する６次に第２図（ｂｌのよ
うに、融点９００℃以上の銅、ニッケルあるいはタング
ステンなどの金属または低抵抗の金属化合物６を堆積す
る。低抵抗の金属化合物としては、例えばタングステン
のけい化物を用いることができる。つづいて、第２図（
Ｃ１のように、レジスト３のバターニングを行い、第２
図（ｄ）゛のように金属または金属化合物からなる低抵
抗層６および多結晶シリコン層２をエツチングする。さ
らに、第２図（ｅｌのように高抵抗部以外を覆うように
レジスト３をパターニングする。このあと、第２図ｆｆ
ｌのように高抵抗部上の低抵抗Ｎ６をエツチングして、
アニールを行うことにより、高抵抗部２１の精度を高く
することができ、また多結晶シリコン層２とその上に積
層された低抵抗層６とからなる低抵抗部のシート抵抗を
数Ω／口〜数十Ω／口とすることができ、低抵抗の配線
が形成できる。
シリコン２を堆積した後、所望の高抵抗の抵抗率を得る
ため、不純物をイオン注入する６次に第２図（ｂｌのよ
うに、融点９００℃以上の銅、ニッケルあるいはタング
ステンなどの金属または低抵抗の金属化合物６を堆積す
る。低抵抗の金属化合物としては、例えばタングステン
のけい化物を用いることができる。つづいて、第２図（
Ｃ１のように、レジスト３のバターニングを行い、第２
図（ｄ）゛のように金属または金属化合物からなる低抵
抗層６および多結晶シリコン層２をエツチングする。さ
らに、第２図（ｅｌのように高抵抗部以外を覆うように
レジスト３をパターニングする。このあと、第２図ｆｆ
ｌのように高抵抗部上の低抵抗Ｎ６をエツチングして、
アニールを行うことにより、高抵抗部２１の精度を高く
することができ、また多結晶シリコン層２とその上に積
層された低抵抗層６とからなる低抵抗部のシート抵抗を
数Ω／口〜数十Ω／口とすることができ、低抵抗の配線
が形成できる。
図示しないが、このあとパンシベーションのため表面を
りんガラス （Ｐ Ｓ Ｇ’）で覆い、平坦化のため９
００℃でリフローを行っても、低抵抗層６の融点が高い
ため熔融、変形などが生ずることがない。
りんガラス （Ｐ Ｓ Ｇ’）で覆い、平坦化のため９
００℃でリフローを行っても、低抵抗層６の融点が高い
ため熔融、変形などが生ずることがない。
以上説明したように、本発明によれば、多結晶シリコン
からなる高抵抗層に隣接する配線部を多結晶シリコンの
上に金属または金属化合物からなる低抵抗層を積層する
ことにより形成するので、高抵抗部は、低抵抗に不純物
を導入する場合に起こる不純物の拡散がなく、エツチン
グにより寸法精度よく形成でき、所望の抵抗値を得るこ
とができる。一方、配線は積層抵抗層の材料に、その融
点が後工程の処理温度より高温度のものを選ぶことによ
り、後工程での溶融、変形がなく、低いシート抵抗の配
線が得られるので、遅延速度の向上した半導体装置を得
ることができる。
からなる高抵抗層に隣接する配線部を多結晶シリコンの
上に金属または金属化合物からなる低抵抗層を積層する
ことにより形成するので、高抵抗部は、低抵抗に不純物
を導入する場合に起こる不純物の拡散がなく、エツチン
グにより寸法精度よく形成でき、所望の抵抗値を得るこ
とができる。一方、配線は積層抵抗層の材料に、その融
点が後工程の処理温度より高温度のものを選ぶことによ
り、後工程での溶融、変形がなく、低いシート抵抗の配
線が得られるので、遅延速度の向上した半導体装置を得
ることができる。
第１図ｆ８）〜Ｔｆｌは本発明の一実施例の多結晶シリ
コン高抵抗形成工程を順次示す断面図、第２図ｆ８）〜
（ｆｌは従来の多結晶シリコン高抵抗形成工程を順次示
す断面図である。 １：半導体基板、・２：多結晶シリコン層、２１：高抵
抗部、３ニレジスト、６：低抵抗層。 〜１ 〜−１ 第１図 〜２ １２図
コン高抵抗形成工程を順次示す断面図、第２図ｆ８）〜
（ｆｌは従来の多結晶シリコン高抵抗形成工程を順次示
す断面図である。 １：半導体基板、・２：多結晶シリコン層、２１：高抵
抗部、３ニレジスト、６：低抵抗層。 〜１ 〜−１ 第１図 〜２ １２図
Claims (1)
- （１）半導体素子に接続される高抵抗が該素子を構成す
る半導体基板上に堆積された多結晶シリコン層によって
形成され、該半導体基板上に形成された配線に接続され
るものにおいて、高抵抗を形成する多結晶シリコン層に
隣接する配線が、所定の温度以上の融点を有する金属ま
たは金属化合物からなる低抵抗層を多結晶シリコン層に
積層してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30027586A JPS63152164A (ja) | 1986-12-17 | 1986-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30027586A JPS63152164A (ja) | 1986-12-17 | 1986-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152164A true JPS63152164A (ja) | 1988-06-24 |
Family
ID=17882828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30027586A Pending JPS63152164A (ja) | 1986-12-17 | 1986-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152164A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328019A (ja) * | 2004-04-12 | 2005-11-24 | Toppan Printing Co Ltd | 素子内蔵プリント配線板の製造方法 |
| JP2009117848A (ja) * | 2008-12-04 | 2009-05-28 | Seiko Epson Corp | 電子基板及び電気光学装置並びに電子機器 |
| JP2009278120A (ja) * | 2009-07-09 | 2009-11-26 | Seiko Epson Corp | 半導体装置、電気光学装置及び電子機器 |
| US8143728B2 (en) | 2005-07-14 | 2012-03-27 | Seiko Epson Corporation | Electronic board and manufacturing method thereof, electro-optical device, and electronic apparatus |
-
1986
- 1986-12-17 JP JP30027586A patent/JPS63152164A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328019A (ja) * | 2004-04-12 | 2005-11-24 | Toppan Printing Co Ltd | 素子内蔵プリント配線板の製造方法 |
| US8143728B2 (en) | 2005-07-14 | 2012-03-27 | Seiko Epson Corporation | Electronic board and manufacturing method thereof, electro-optical device, and electronic apparatus |
| JP2009117848A (ja) * | 2008-12-04 | 2009-05-28 | Seiko Epson Corp | 電子基板及び電気光学装置並びに電子機器 |
| JP2009278120A (ja) * | 2009-07-09 | 2009-11-26 | Seiko Epson Corp | 半導体装置、電気光学装置及び電子機器 |
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