JPS6340357A - 多結晶シリコン抵抗体の製造方法 - Google Patents
多結晶シリコン抵抗体の製造方法Info
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- JPS6340357A JPS6340357A JP18374086A JP18374086A JPS6340357A JP S6340357 A JPS6340357 A JP S6340357A JP 18374086 A JP18374086 A JP 18374086A JP 18374086 A JP18374086 A JP 18374086A JP S6340357 A JPS6340357 A JP S6340357A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
集積回路の入力保護などに用いられる多結晶シリコン（
以下、ポリＳｔ）抵抗体を、ポリＳｔと金属シリサイド
層ド層体に形成する製造方法であって、ポリＳｔ層を堆
積した後、抵抗体として残すべきポリＳｔ部分をＳｔｏ
ｗで覆つた上に金属シリサイド層を堆積し、該積層体の
バターニングマスクを設けて、反応性イオンエツチング
（以下、ＲＩＢ）を施す。
以下、ポリＳｔ）抵抗体を、ポリＳｔと金属シリサイド
層ド層体に形成する製造方法であって、ポリＳｔ層を堆
積した後、抵抗体として残すべきポリＳｔ部分をＳｔｏ
ｗで覆つた上に金属シリサイド層を堆積し、該積層体の
バターニングマスクを設けて、反応性イオンエツチング
（以下、ＲＩＢ）を施す。
抵抗体形成部では、ポリＳｉはＳ ｉ Ｏｔにマスクさ
れて残り、その上の金属シリサイド層はＲＴＥによって
除去されるので、保護抵抗として必要な抵抗値を実現す
ることが可能となる。
れて残り、その上の金属シリサイド層はＲＴＥによって
除去されるので、保護抵抗として必要な抵抗値を実現す
ることが可能となる。
本発明は集積回路装置に於ける抵抗体の形成方法に関わ
り、特に金属シリサイドを積層することによって低抵抗
化したポリＳｌ導体層に比較的高い値の抵抗体を形成す
る方法に関わる。
り、特に金属シリサイドを積層することによって低抵抗
化したポリＳｌ導体層に比較的高い値の抵抗体を形成す
る方法に関わる。
集積回路特にＭＯＳ型のＩＣには入力保護回路が設けら
れることが多い。これは例えば第２図に例示されるよう
な回路であって、使用される抵抗は回路設計によって定
められる抵抗値を持つが、通常数百〜ＩＫΩ程度である
。
れることが多い。これは例えば第２図に例示されるよう
な回路であって、使用される抵抗は回路設計によって定
められる抵抗値を持つが、通常数百〜ＩＫΩ程度である
。
抵抗体は基板に拡散領域として形成される場合とポリＳ
ｉｌに形成される場合とがあるが・ ＩＣの高集積化に
伴ってポリＳｉ抵抗の使用が一般的となっている。特に
ＣＭＯ３ではラフチアツブ回避のため基板結晶外に形成
することは必然的である。
ｉｌに形成される場合とがあるが・ ＩＣの高集積化に
伴ってポリＳｉ抵抗の使用が一般的となっている。特に
ＣＭＯ３ではラフチアツブ回避のため基板結晶外に形成
することは必然的である。
一方、近年高集積のＩＣでは細化したポリＳｉ配線の抵
抗値を下げるため、金属シリサイド層を積層することが
行われるようになっている。
抗値を下げるため、金属シリサイド層を積層することが
行われるようになっている。
通常のＩＣではポリＳ１層は２層或いはそれ以上使用さ
れるので、金属シリサイドが積層されないものを利用し
て入力保護抵抗を形成することが出来るが、マスクＲＯ
ＭのようにポリＳｉ層が１層だけのＩＣでは、金属シリ
サイドが積層されたポリＳｉ層のシート抵抗が低すぎる
ため、これをそのま−用いて保護抵抗を形成することは
困難である。
れるので、金属シリサイドが積層されないものを利用し
て入力保護抵抗を形成することが出来るが、マスクＲＯ
ＭのようにポリＳｉ層が１層だけのＩＣでは、金属シリ
サイドが積層されたポリＳｉ層のシート抵抗が低すぎる
ため、これをそのま−用いて保護抵抗を形成することは
困難である。
本発明では、部分的に金属シリサイドが積層されていな
いポリＳｉ層を得るため、ポリＳｉ層の抵抗体形成位置
に例えばＳｉｎｇであるマスクを被着し、その上に例え
ばＭｏｓ＋である金属シリサイド層を堆積する。更に該
積層構造体に、フォトレジストの如きマスクを設けてエ
ツチングを行い、配線パターンの形成と同時に抵抗体形
成位１のＭｏ５ｔ層を除去する。
いポリＳｉ層を得るため、ポリＳｉ層の抵抗体形成位置
に例えばＳｉｎｇであるマスクを被着し、その上に例え
ばＭｏｓ＋である金属シリサイド層を堆積する。更に該
積層構造体に、フォトレジストの如きマスクを設けてエ
ツチングを行い、配線パターンの形成と同時に抵抗体形
成位１のＭｏ５ｔ層を除去する。
金属シリサイド層の除去されたポリＳｉ層は比較的高い
シート抵抗を存し、上記の如き値の抵抗体を構成するこ
とが容易となる。
シート抵抗を存し、上記の如き値の抵抗体を構成するこ
とが容易となる。
また、前記積層体のパターニングをＲＴＥに依って行う
場合にも、金属シリサイドやポリＳｉに対するＳｉｎｇ
の選択比を十分に大きくとることが出来るので、エツチ
ングを十分に進行させても他の部分を無用に侵食するこ
とがない。
場合にも、金属シリサイドやポリＳｉに対するＳｉｎｇ
の選択比を十分に大きくとることが出来るので、エツチ
ングを十分に進行させても他の部分を無用に侵食するこ
とがない。
第１図（ａｌ〜（ｅｌは実施例の工程を示す模式断面図
である。この図には保護抵抗を形成する部分とＭＯＳト
ランジスタのゲート電極構造を形成する部分が対比的に
描かれている。
である。この図には保護抵抗を形成する部分とＭＯＳト
ランジスタのゲート電極構造を形成する部分が対比的に
描かれている。
第１図ｆａｔには、Ｓｔ基板ｌＯに選択酸化とゲート酸
化を行ってフィールド酸化膜１１とゲート酸化膜１２を
形成し、ポリＳｉ層１３を堆積した状態が示されている
。これ等の処理は公知技術によって実施することが出来
る。ポリＳｉ層の厚さは１５００〜２０００人である。
化を行ってフィールド酸化膜１１とゲート酸化膜１２を
形成し、ポリＳｉ層１３を堆積した状態が示されている
。これ等の処理は公知技術によって実施することが出来
る。ポリＳｉ層の厚さは１５００〜２０００人である。
次にポリＳｉ層上にＳｉＯ□層を設ける。これはｔＥの
マスクであるから、その厚さや形成方法が限定されるも
のではなく、ポリＳｉ層の上面を酸化したものでもよい
。同図価）に示すように、保護抵抗形成用マスクとして
必要な５１０ｇ１４を残して他はエツチング除去する。
マスクであるから、その厚さや形成方法が限定されるも
のではなく、ポリＳｉ層の上面を酸化したものでもよい
。同図価）に示すように、保護抵抗形成用マスクとして
必要な５１０ｇ１４を残して他はエツチング除去する。
続いて同図ｆｃｌの如く、Ｍｏ５ｔ層１５を堆積する。
これも公知の技術で行うことが可能で、例えばＭｏ−３
＋金合金ターゲットとするスパッタリングによって２０
００〜２５００人の厚さに形成する。シリサイドとして
はＷＳｉ等も利用される。
＋金合金ターゲットとするスパッタリングによって２０
００〜２５００人の厚さに形成する。シリサイドとして
はＷＳｉ等も利用される。
この後、シリサイド／ポリＳｉ積層のパターニングを行
うが、第１図（ｄ）にはＭＯＳトランジスタのゲート電
極の部分が併示されている。フォトレジスト１６がゲー
ト電極及びそれに接続される配線パターンのマスクとし
て被着され、ＭｏＳｉ層とボＩＪ Ｓ ｉ層はエツチン
グするが５ｉｏ２Ｎはエツチングしない条件でＲ■Ｅが
施される。
うが、第１図（ｄ）にはＭＯＳトランジスタのゲート電
極の部分が併示されている。フォトレジスト１６がゲー
ト電極及びそれに接続される配線パターンのマスクとし
て被着され、ＭｏＳｉ層とボＩＪ Ｓ ｉ層はエツチン
グするが５ｉｏ２Ｎはエツチングしない条件でＲ■Ｅが
施される。
フォトレジストのない部分のＭｏ５ｔ層が除去され、続
いて５ｉＣｈ１４でマスクされないポリＳｉ層が除去さ
れる結果、同図（ｅｌに示されるように、ポリＳｉ抵抗
１７とゲート電極１８が形成される。ポリＳｉＮをＲｒ
Ｅ処理した結果露出する面はＳ ｉ Ｏｔであり、両者
の選択比を太き（とることが可能であるから、ポリＳｉ
層のパターニングが完全に行われるようにや＼過剰に処
理しても、望まぬ部分がエツチングされることはない。
いて５ｉＣｈ１４でマスクされないポリＳｉ層が除去さ
れる結果、同図（ｅｌに示されるように、ポリＳｉ抵抗
１７とゲート電極１８が形成される。ポリＳｉＮをＲｒ
Ｅ処理した結果露出する面はＳ ｉ Ｏｔであり、両者
の選択比を太き（とることが可能であるから、ポリＳｉ
層のパターニングが完全に行われるようにや＼過剰に処
理しても、望まぬ部分がエツチングされることはない。
以後の工程は、イオン注入によるＳ／Ｄ拡散領域の形成
、コンタクト電極の形成など通常の処理である。
、コンタクト電極の形成など通常の処理である。
以上説明した本発明の方法によって、金属シリサイドが
積層されたポリＳｉからポリＳｔだけの部分を得ること
ができるので、これを利用して比較的抵抗値の大きい抵
抗体が容易に形成される。
積層されたポリＳｉからポリＳｔだけの部分を得ること
ができるので、これを利用して比較的抵抗値の大きい抵
抗体が容易に形成される。
また金属シリサイドやポリＳｔのエツチングでは、下に
あるフィールド酸化膜やゲート酸化膜がエツチングスト
ッパとして働くので、無用のエツチングが進行すること
がない。
あるフィールド酸化膜やゲート酸化膜がエツチングスト
ッパとして働くので、無用のエツチングが進行すること
がない。
第１図は本発明実施例の工程を示す模式断面図、第２図
は公知の入力保護回路の一例を示す図である。 図に於いて １０はＳ＋基板 １１はフィールド酸化膜 １２はゲート酸化膜 １３はポリ５ｉ １４は５ｉＯ１ １５はＭｏ５ｔ １６はフォトレジスト １７はポリＳｉ抵抗 １８はゲート電極 である。 〔ゲート１妃 〔保護抵抗〕 本発明実施例の工程を示す模式断面図 第１図 入力保護回路の一例を示す図 第２図
は公知の入力保護回路の一例を示す図である。 図に於いて １０はＳ＋基板 １１はフィールド酸化膜 １２はゲート酸化膜 １３はポリ５ｉ １４は５ｉＯ１ １５はＭｏ５ｔ １６はフォトレジスト １７はポリＳｉ抵抗 １８はゲート電極 である。 〔ゲート１妃 〔保護抵抗〕 本発明実施例の工程を示す模式断面図 第１図 入力保護回路の一例を示す図 第２図
Claims (1)
- 【特許請求の範囲】 多結晶シリコンと金属シリサイドを積層して成る導体層
を有する半導体装置の製造に於いて、多結晶シリコン層
を堆積した後、該多結晶シリコン層上に第１のマスク体
を選択的に被着し、次いで金属シリサイド層を堆積し、
該金属シリサイド層上に第２のマスク体を選択的に被着
して前記多結晶シリコン層及び前記金属シリサイド層を
エッチングする工程 を有することを特徴とする多結晶シリコン抵抗体の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18374086A JPS6340357A (ja) | 1986-08-05 | 1986-08-05 | 多結晶シリコン抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18374086A JPS6340357A (ja) | 1986-08-05 | 1986-08-05 | 多結晶シリコン抵抗体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340357A true JPS6340357A (ja) | 1988-02-20 |
Family
ID=16141145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18374086A Pending JPS6340357A (ja) | 1986-08-05 | 1986-08-05 | 多結晶シリコン抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
-
1986
- 1986-08-05 JP JP18374086A patent/JPS6340357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
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