JPH0427125A - 配線部材の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線部材に関し、特に、アルミニウム配線を
有する配線部材に適用して有効な技術に関するものであ
る。

〔従来の技術〕

本発明者が開発中のＤＲＡＭは、公知技術ではないが、
積層構造の配線を使用する。前記開発中のＤＲＡＭは２
層配線構造で構成され、第１層目配線、第２層目配線の
夫々に積層構造が適用される。具体的に、ＤＲＡＭのメ
モリセルに接続されるデータ線（第１層目配線）、ワー
ド線（第２層目配線、シャン１−用ワード線）の夫々に
積層構造が適用される。

前記積層構造の配線はＭｏＳｉ２膜、アルミニウム合金
膜、ＭｏＳｉ２膜の夫々を順次積層した３層構造で構成
される。積層構造の中間のアルミニウム合金膜は、実質
的な配線部分であり、比抵抗値が小さく、信号伝達速度
を高める目的で構成される。下層のＭ　ｏ　Ｓ　１２膜
は前記中間のアルミニウム合金膜のアルミニウム原子、
半導体素子例えばメモリセルのセル選択用ＭＯ８ＦＥＴ
の拡散層（半導体領域）の珪素原子の夫々の相互拡散を
防止する目的で構成される。すなわち、下層のＭ　ｏ　
Ｓ　ｉ□膜はバリアメタル膜として使用される。上層の
ＭｏＳｉ２膜は中間のアルミニウム合金膜の表面から成
長するアルミニウムヒルロックを防止する目的で構成さ
れる。

前記積層構造の配線は、下層のＭｏＳｉ２膜、中間のア
ルミニウム合金膜、上層のＭ　ｏ　Ｓ　ｉ□膜の夫々を
順次積層し、これらを同一マスクでパターンニングする
ことにより形成される。下層、上層の夫々のＭｏＳｉ２
膜及び中間のアルミニウム合金膜はスパッタ法で堆積さ
れる。パターンニングは微細加工が可能で高集積化に適
したドライエツチングで行われる。

このように、ＤＲＡＭは、積層構造の配線を使用するこ
とにより、前述のように原子の相互拡散やヒルロックを
防止できるので、配線不良を低減し、高信頼性を得られ
る。

〔発明が解決しようとする課題〕

しかしながら、本発明者は以下の問題点を見出した。

前記積層構造の配線は、アルミニウム合金膜の上面のア
ルミニウムヒルロックを上層のＭｏＳｉ２膜で抑えてい
るが、アルミニウム合金膜の側面が露出しているので、
この側面にアルミニウムヒルロックが多発する（サイド
ヒルロックの発生）。このため、同一導電層において、
積層構造の配線間、例えばデータ線間やワード線間が短
絡するので、ＤＲＡＭの電気的信頼性が低下する。

また、本発明者は、前記問題点に対する考察の結果、積
層構造の配線のアルミニウム合金膜の側面に発生するア
ルミニウムヒルロックを抑える方法として下記の２つの
方法を考えた。

第１の方法は、まず、積層構造の配線の下層のＭｏＳｉ
２膜、中間のアルミニウム合金膜の夫々を順次積層する
。次に、この下層のＭｏＳｉ２膜、アルミニウム合金膜
の夫々を同一のマスクを使用し、ドライエツチングでパ
ターンニングする。次に、前記アルミニウム合金膜の上
面及び側面を覆う全面に上層のＭｏ８ｉ２膜を堆積する
。そして、新たなマスクを使用し、上層のＭｏＳｉ２膜
をドライエツチングでパターンニングする。この第１の
方法によれば、下層のＭ　ｏ　Ｓ　ｉ□膜、中間のアル
ミニウム合金膜、上層のＭ　ｏ　Ｓ　ｉ□膜の夫々から
なる積層構造の配線を形成できると共に、このアルミニ
ウム合金膜の側面を上層のＭｏＳｉ２膜で覆うことがで
きる。

第２の方法は、まず、積層構造の配線の下層のＭｏ５ｊ
２膜、中間のアルミニウム合金膜、上層のＭｏ８ｉ２膜
の夫々を順次積層する。次に、この３層の夫々を同一の
マスクを使用し、ドライエツチングでパターンニングす
る。この後、前記上層のＭｏＳｉ２膜上を含む全面に新
たにＭｏＳｉ２膜を堆積する。そして、このＭｏＳｉ２
膜の全面にその膜厚に相当する分ＲＩＥ等の異方性エツ
チングを施し、アルミニウム合金膜の側面だけにＭｏＳ
ｉ、膜を残存する（サイドウオールスペーサを形成する
）。

しかしながら、前記第１の方法は、積層構造の配線の下
層のＭｏ５ｉ２膜及びアルミニウム合金膜の他に、上層
のＭ　ｏ　Ｓ　ｉ□膜のパターンニングを行う別のマス
ク（レチクルに相当）を使用する工程が増加するので、
ＤＲＡＭの製造工程数が増大する。

また、前記第１の方法は、積層構造の配線の下層のＭｏ
Ｓｉ２膜及びアルミニウム合金膜、上層のＭｏＳｉ２膜
の夫々が別の製造工程でパターンニングされるので、製
造工程でのマスク合せずれが生じる。このため、このマ
スク合せずれに対する余裕寸法を確保するので、この余
裕寸法に相当する分、ＤＲＡＭの集積度が低下する。

また、前記第２の方法は、積層構造の配線の上層のＭｏ
Ｓｉ、膜、アルミニウム合金膜の側面に形成されたＭ　
ｏ　Ｓ　１２膜（サイドウオールスペーサ）の夫々が別
々の製造工程で形成されるので１両者間の接着性が低い
。このため、両者間の界面が剥離し易く、製造プロセス
での歩留りが低下する。

本発明の目的は、アルミニウム配線を有する配線部材に
おいて、前記アルミニウム配線の上面及び側面のヒルロ
ックを防止することが可能な技術を提供することにある
。

本発明の他の目的は、前記目的を達成すると共に、配線
部材の製造工程数を低減することが可能な技術を提供す
ることにある。

本発明の他の目的は、前記目的を達成すると共に、配線
部材の集積度を向上することが可能な技術を提供するこ
とにある。

本発明の他の目的は、前記目的を達成すると共に、配線
部材の製造プロセス上の歩留りを向上することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）下地絶縁膜上にアルミニウム配線を形成する配線
部材の製造方法において、前記下地絶縁膜上に、第１マ
スク形成層、それと異なるエツチング選択比を有する第
２マスク形成層の夫々を順次積層する工程と、この第２
マスク形成層の前記アルミニウム配線の形成領域に第２
開口を形成し、この第２マスク形成層で第２マスクを形
成する工程と、この第２マスクを使用し、この第２開口
から露出する第１マスク形成層を除去して第１開口を形
成し、この第１マスク形成層で第１マスクを形成する工
程と、前記第２マスクを使用し、リフトオフ法で第２開
口で規定された領域内の下地絶縁膜上にアルミニウム配
線を形成する工程と、前記第１マスクを使用し、リフト
オフ法で第１開口で規定された領域内のアルミニウム配
線の上面及び側面に保護膜を形成する工程を備える。こ
の保護膜は、Ｍｏ５１２膜、ＴｉＳｉ２膜、ＴａＳｉ２
膜、ＷＳｉｘ膜等の金属膜又は酸化珪素膜等の絶縁膜で
ある。

（２）前記手段（１）の第１マスクに形成される第１開
口は第２マスクに形成される第２開口に比べて大きく形
成される。

〔作　　用〕

上述した手段（１）によれば、（Ａ）前記アルミニウム
配線の上面及び側面に保護膜を形成したので、アルミニ
ウム配線の上面、側面の夫々に発生するアルミニウムヒ
ルロックを防止できる。

（Ｂ　、）前記第２マスク形成層の第２開口を形成する
１枚のパターンニングマスク（レチクル）の使用と、２
回のリフトオフ法の使用とで、前記第２開口を形成する
工程以後から保護膜を形成する工程まで別のパターンニ
ングマスクを使用しないので、パターンニングマスクの
形成工程に相当する分、配線部材の製造工程数を低減で
きる。（Ｃ）前記第２マスク形成層の第２開口に対して
、前記アルミニウム配線、保護膜の夫々を自己整合で形
成できるので、結果的に前記保護膜はアルミニウム配線
に対して自己整合で形成できる。（Ｄ）前記アルミニウ
ム配線の上面、側面の夫々に形成される保護膜を同一製
造工程で形成し一体化したので、アルミニウム配線の上
面の保護膜、側面の保護膜の夫々の剥離を低減できる。

上述した手段（２）によれば、第１マスクの第１開口内
の側面、アルミニウム配線の側面の夫々にスペースを確
保できるので、このアルミニウム配線の側面の保護膜の
形成を容易にかつ確実に行える。

以下、本発明の構成について、アルミニウム配線を有す
る半導体集積回路装置に本発明を適用した実施例ととも
に説明する。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例■） 本発明の実施例■である半導体集積回路装置の構成を第
１図（要部断面図）で示す。

第１図に示すように、半導体集積回路装置は単結晶珪素
からなる半導体基板１で構成される。半導体集積回路装
置はこれに限定されないが例えばＤＲＡＭで構成される
。

前記半導体基板１の主面には、図示しないが、半導体素
子例えばメモリセルを構成するセル選択用ＭＩＳＦＥＴ
及び情報蓄積用容量素子、周辺回路を構成するＭＩＳＦ
ＥＴ、抵抗素子等が搭載される。

前記半導体基板１上には、パッシベーション膜（下地絶
縁膜）２を介在して積層構造の配置ｉＡ３が構成される
。前記パッシベーション膜３は例えば酸化珪素膜を主体
に形成される。

前記積層構造の配線３はＭｏ５ｉｚ膜３Ａ、アルミニウ
ム合金膜３Ｂ、ＭｏＳｉ２膜３Ｃ及びＭ　ｏ　Ｓ　ｊ２
膜３Ｄの夫々を順次積層した３層配線構造で構成される
。下層のＭｏＳｉ２膜３Ａは、図示しない半導体素子例
えばＭＩ　５ＦＥＴのソース領域又はドレイン領域であ
る拡散層（半導体領域）に接続され、その珪素原子、ア
ルミニウム合金膜３Ｂのアルミニウム原子の夫々の相互
拡散を低減し、アロイスパイク現象を防止する、バリア
メタル膜として使用される。この下層のＭｏＳｉ２膜３
Ａは１５〜２０［ｎｍ１程度の膜厚で形成される。中間
層のアルミニウム合金膜３Ｂは、積層構造の配線３の主
要部分であり、信号伝達速度を速める目的で構成される
。この中間層のアルミニウム合金膜３ＢはＣＵ或はＳｉ
、又はＣｕ及びＳｉを添加したアルミニウムで形成され
る。Ｃｕはエレクトロマイグレーション耐圧を向上する
作用を有する。Ｓｉは、中間層のアルミニウム合金膜３
Ｂに前記拡散層から珪素原子が拡散されることを低減し
、アロイスパイク耐圧を向上する作用がある。また、積
層構造の配線３は、中間層に前述の添加物が添加されな
いアルミニウム膜で構成してもよい。中間層のアルミニ
ウム合金膜３Ｂは例えば５００〜１２００［ｎｍ］程度
の膜厚で形成する。上層のＭｏＳｉ２膜３Ｃは中間層の
アルミニウム合金膜３Ｂの上部表面に発生するアルミニ
ウムヒルロックを低減する（抑制する）目的で構成され
る。上層のＭｏＳｉ。

膜５Ｃは２０〜６０［ｎｍ］程度の膜厚で形成する。

側面のＭｏＳｉ２膜３Ｄはアルミニウム合金膜３Ｂの側
面に発生するアルミニウムヒルロックを低減する目的で
構成される。側面のＭｏＳｉ２膜は２０〜６０［ｎｍ］
程度の膜厚で形成する。

このように構成される積層構造の配線３は下層のＭｏＳ
ｉ２膜３Ａ、上層のＭＯ８１２膜３Ｃ１膜面Ｃ１側ｏ　
Ｓ　ｉ□膜３Ｄの夫々で形成される保護膜で中間層のア
ルミニウム合金膜３Ｂの実質的にすべての表面が覆われ
る。つまり、この積層構造の配線３は、中間層のアルミ
ニウム合金膜３Ｂのすべての表面を保護膜（３Ａ、３Ｃ
及び３Ｄ）で被覆し、アルミニウムヒルロックの発生を
低減できる。

前記積層構造の配線３上にはファイナルパッシベーショ
ン膜４が構成される。ファイナルパッシベーション膜４
は、耐湿性を向上する目的で、酸化珪素膜に比べて耐湿
性が高い、プラズマＣＶＤ法で堆積した窒化珪素膜を主
体に構成される。

なお、本実施例は、説明を簡単化するために、積層構造
の配線３の単層である１層配線構造を有するＤＲＡＭに
本発明を適用した場合であるが、本発明は、２層、３層
等の複数層の積層構造の配線３を有するＤＲＡＭに適用
することもできる。

次に、前述の半導体集積回路装置の製造方法について、
第２図乃至第８図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。

まず、半導体基板１の主面上にパッシベーション膜２を
形成する。

次に、前記パッシベーション膜２上の全面に積層構造の
配線３を形成する下層のＭ　ｏ　Ｓ　ｉ□膜３Ａを堆積
する。下層のＭｏ５ｉｚ膜３Ａは例えばスパッタ法又は
ＣＶＤ法で堆積する。

次に、前記下層のＭｏ５ｊ２膜３Ａ上の全面に、異なる
エツチング選択比を有する２層の第１マスク形成層５．
第２マスク形成層６の夫々を順次積層する。第１マスク
形成層５は例えばポリイミド系樹脂膜等の有機膜で形成
する。ポリイミド系樹脂膜は酸素反応性イオンエツチン
グ（０２ＲＩＥ）でパターンニングできる。第２マスク
形成層６は、前記第１マスク形成層５に対してエツチン
グ選択比を有する（○、ＲＩＥ耐性を有する）例えばＳ
ｉ含有フォトレジスト膜で形成する。

次に、第２図に示すように、周知のフォトリソグラフィ
技術を使用し、第２マスク形成層６の積層構造の配線３
の形成領域に開口６Ａを形成し、この第２マスク形成層
６で第２マスク６を形成する。第２マスク６の開口６Ａ
は、パターンニングマスク（レチクルに相当する）から
第２マスク形成層６にパターンを転写（感光）し、現像
することにより形成される。

次に、第３図に示すように、前記第２マスク６を使用し
、その開口６Ａ内から露出する第１マスク形成層５を除
去して関口５Ａを形成し、この第１マスク形成層５で第
１マスク５を形成する。第１マスク５の開口５ＡはＯ，
ＲＩＥで形成される。

関口５Ａの形成に際してはアンダーカット処理が施され
、関口５Ａは第２マスク６の開口６Ａに比べて開口サイ
ズが大きく形成される。アンダーカット処理は、関口５
Ａの内壁と積層構造の配線３のアルミニウム合金膜３Ｂ
の側面との間に適切なスペースを確保し、リフトオフを
確実に行うと共に、アルミニウム合金膜３Ｂの側面に確
実にＭｏＳｉ２膜３Ｄを形成する目的で行われる。

次に、第４図及び第５図に示すように、第１回目のりフ
トオフにより、下層のＭｏＳｉ２膜３Ａ上にアルミニウ
ム合金膜３Ｂを形成する。つまり、まず、第４図に示す
ように、第２マスク６を使用し、基板全面にアルミニウ
ム合金膜３Ｂ及び３ｂを堆積する。アルミニウム合金膜
３Ｂ及び３ｂはスパッタ法で堆積する。アルミニウム合
金膜３Ｂは、第２マスク６の開口６Ａで規定された領域
内において、下層のＭ　ｏ　Ｓ　ｌｚ膜３Ａ上に堆積さ
れる。

アルミニウム合金膜３ｂは第２マスク６上に堆積される
。次に、第５図に示すように、第２マスク６を選択的に
除去すると共に、この第２マスク６上のアルミニウム合
金膜３ｂを除去し、アルミニウム合金膜３Ｂを残存させ
る。第２マスク６はレジスト剥離液により除去される。

次に、第６図及び第７図に示すように、第２回目のりフ
トオフにより、アルミニウム合金膜３Ｂの上面にＭｏＳ
ｉ２膜３Ｃ及び側面にＭｏＳｉ２膜３Ｄをスパッタ法で
形成する。前述の第１回目のりフトオフと同様に、まず
、第６図に示すように、第１マスク５を使用し、基板全
面にＭｏＳｉ、膜３Ｃ１３ｃ及び３Ｄを同一工程で堆積
する。少なくともＭｏ５ｉ＝膜３Ｃは、後の全面エツチ
ング工程で減少する分を考慮し、下層のＭｏＳｉ、膜３
Ａの膜厚の約２倍又はそれ以上の膜厚で形成される。

前記ＭｏＳｉ２膜３ｄは、第１マスク５の関口５Ａで規
定された領域内において、アルミニウム合金膜３Ｂの上
面に堆積される。ＭｏＳｉ２膜３Ｄは、アルミニウム合
金膜３Ｂの側面に堆積され、Ｍ。

Ｓ１２膜３Ｃと同一製造工程で形成される膜なのでそれ
と一体化される。ＭｏＳｉ２膜３ｃは第１マスク５上に
堆積される。次に、第７図に示すように、第１マスク５
を選択的に除去すると共に、この第１マスクＳ上のＭｏ
Ｓｉ２膜３ｃを除去し、ＭｏＳｉ２膜３Ｃ及び３Ｄを残
存させる。第１マスク５は例えばヒドラジンヒトラード
液により除去される。

次に、第８園に示すように、Ｍｏ５ｉｚ膜３Ｃ及び３Ｄ
をエツチングマスクとして使用し、下層のＭｏ５ｉ、膜
３Ａをパターンニングする。このパターンニングは基板
全面にドライエツチングを施すことにより行う。ドライ
エツチングは例えばＦ系ドライエツチングガスを使用す
る。この工程が終了した時点で、アルミニウム合金膜３
Ｂの上面にＭｏ５ｉｚ膜３Ｃ１膜面Ｃ１側Ｓｉ２膜３Ｄ
の夫々が形成された積層構造の配線３が完成する。

次に、前記積層構造の配線３上を含む基板全面にパッシ
ベーション膜４を形成する。

これら一連の製造工程を施すことにより、前記第１図に
示す本実施例の半導体集積回路装置（ＤＲＡＭ）は完成
する。

このように、パッシベーション膜（下地絶縁膜）２上に
アルミニウム合金膜３Ｂを形成する半導体集積回路装置
の製造方法において、前記パッシベーションＭ２上に、
第１マスク形成層５、それと異なるエツチング選択比を
有する第２マスク形成層６の夫々を順次積層する工程と
、この第２マスク形成層６の前記アルミニウム合金膜３
Ｂの形成領域に開口６Ａを形成し、この第２マスク形成
層６で第２マスク６を形成する工程と、この第２マスク
６を使用し、この間口６Ａから露出する第１マスク形成
層５を除去して関口５Ａを形成し、この第１マスク形成
層５で第１マスク５を形成する工程と、前記第２マスク
６を使用し、第１回目のリフトオフで開口６Ａで規定さ
れた領域内のパッシベーション膜２上にアルミニウム合
金膜３Ｂを形成する工程と、前記第１マスク５を使用し
、第２回目のリフトオフで関口５Ａで規定された領域内
のアルミニウム合金膜３Ｂの上面及び側面にＭｏ５１２
膜（保護膜）３Ｃ及び３Ｄを形成する工程とを備える。

この構成により、（Ａ）前記アルミニウム合金膜３Ｂの
上面及び側面にＭｏＳｉ２膜３Ｃ及び３Ｄを形成したの
で、アルミニウム合金膜３Ｂの上面、側面の夫々に発生
するアルミニウムヒルロックを防止できる。また、（Ｂ
）前記第２マスク形成層６の開口６Ａを形成する１枚の
パターンニングマスク（レチクル）の使用と、２回のリ
フトオフの使用とで、前記開口６Ａを形成する工程以後
から上層及び側面のＭｏＳｉ２膜（保護膜）３Ｃ及び３
Ｄを形成する工程まで別のパターンニングマスクを使用
しないので、パターンニングマスクの形成工程に相当す
る分、半導体集積回路装置の製造工程数を低減できる。

（Ｃ）前記第２マスク形成層６の開口６Ａに対して、前
記アルミニウム合金膜３Ｂ、上層及び側面のＭ　ｏ　Ｓ
　ｌ　２膜（保護膜）３Ｃ及び３Ｄの夫々を自己整合で
形成できるので、結果的に前記保護膜はアルミニウム合
金膜３Ｂに対して自己整合で形成できる。（Ｄ）前記ア
ルミニウム合金膜３Ｂの上面、側面の夫々に形成される
ＭｏＳｉ２膜（保護膜）３Ｃ及び３Ｄを同一製造工程で
形成し一体化したので、アルミニウム合金膜３Ｂの上面
のＭｏＳｉ２膜３Ｃ１側面のＭｏ５ｊ２膜３Ｄの夫々の
剥離を低減できる。

また、前記構成の第１マスク５に形成される関口５Ａは
第２マスク６に形成される開口６Ａに比べて大きく形成
される。この構成により、第１マスク５の開口５Ａ内の
側面、アルミニウム合金膜３Ｂの側面の夫々にスペース
を確保できるので、このアルミニウム合金膜３Ｂの側面
のＭｏＳｉ２膜（保護膜）３Ｄの形成を容易にかつ確実
に行える。

また、本発明は、前記積層構造の配線３の上層及び側面
の保護膜をＴ　ｉ　Ｓ　ｉ２膜、Ｔ　ａ　Ｓ　ｉ２膜、
ＷＳｉ２膜、ＴｉＷ膜等のいずれかの金属膜で形成して
もよい。

また、本発明は、前記積層構造の配線３のアルミニウム
合金膜３Ｂの上層及び側面の保護膜として選択ＣＶＤ法
で堆積したＷ膜を使用してもよい。

（実例例■） 本実施例■は、前記実施例Ｉの積層構造の配線の下層の
ＭｏＳｉ、膜（バリアメタル膜）３Ａを廃止した２層の
積層構造の配線に本発明を適用した、本発明の第２実施
例である。

本発明の実施例■である半導体集積回路装置の構成を第
９図（要部断面図）で示す。

本実施例■の半導体集積回路装置は、第９図に示すよう
に、アルミニウム合金膜３Ｂ、上層のＭｏ　Ｓ　ｉ、膜
３Ｃ及び側面のＭｏＳｉ２膜３Ｄで積層構造の配線３を
構成する。つまり、積層構造の配線３は下層のＭｏＳｉ
２膜（バリアメタル膜）３Ａが廃止される。

次に、前記半導体集積回路装置の製造方法について、第
１０図乃至第１３図（各製造工程毎に示す要部断面図）
を使用して簡単に説明する。

まず、前記実施例Ｉと実質的に同様に、半導体基板１上
にパッシベーション膜２を介在して第１マスク形成層５
、第２マスク形成層６の夫々を順次積層する。

次に、第１０図に示すように、第２マスク形成層６に開
口６Ａを形成し、第２マスク６を形成する。

次に、第１１図に示すように、第２マスク６を使用し、
第１マスク形成層５に関口５Ａを形成し、第１マスク５
を形成する。

次に、第１回目のリフトオフを行い、第１２図に示すよ
うに、第２マスク６の開口６Ａで規定された領域内にお
いて、パッシベーション膜２上にアルミニウム合金膜３
Ｂを形成する。

次に、第２回目のりフトオフを行い、第１３図に示すよ
うに、アルミニウム合金膜３Ｂの上面及び側面にＭｏＳ
ｉ、膜３Ｃ及び３Ｄを形成する。

これら一連の製造工程を施すことにより、前記第９図に
示す本実施例の半導体集積回路装置（ＤＲＡＭ）は完成
する。

本実施例■によれば、前記実施例Ｉと実質的に同様の効
果を奏することができる。

（実施例■） 本実施例■は、アルミニウム合金膜のストレスマイグレ
ーションを低減した、本発明の第３実施例である。

本発明の実施例■である半導体集積回路装置の構成を第
１４図（要部断面図）で示す。

本発明の実施例■である半導体集積回路装置は、第１４
図に示すように、第１層目の配線３及び第２層目の配線
１１の２層配線構造で構成される。

第１層目の配線３はパッシベーション膜２に形成された
接続孔２Ａを通して半導体基板１の主面部に形成された
拡散層１０に接続される。また、第１層目の配線３はパ
ッシベーション膜４に形成された接続孔４Ａを通してこ
のパッシベーション膜４上を延在する第２層目の配線１
１に接続される。

第１層目の配線３はアルミニウム合金膜３Ｂ及びその実
質的にすべての表面を覆う保護膜３Ｅで構成される。保
護膜３Ｅは、アルミニウム合金膜３Ｂの表面から発生す
るアルミニウムヒルロックを防止し、かつ耐湿性を向上
するために、例えばプラズマＣＶＤ法で堆積した酸化珪
素膜（無機絶縁膜）で形成される。第２層目の配線１１
は、第１層目配線３と同様に、アルミニウム合金膜１１
Ｂ及び保護膜１１Ｅで構成される。

第１層目の配線３、第２層目の配線１１の夫々の間のパ
ッシベーション膜４は窒化珪素膜に比べて低応力を有す
る例えばポリイミド系樹脂膜で形成する。つまり、ポリ
イミド系樹脂膜は第１層目の配線３のアルミニウム合金
膜３Ｂ、第２層目の配線１１のアルミニウム合金膜１１
Ｂの夫々のストレスマイグレーションの発生を低減でき
る。このポリイミド系樹脂膜は窒化珪素膜に比べて耐湿
性が低いが、この耐湿性は前述の保護膜３Ｅ、ＩＩＥの
夫々で向上できる。

このように、半導体集積回路装置において、第１層目の
配線３（又は第２層目の配線１１）をアルミニウム合金
膜３Ｂ（又は１１Ｂ）及びその表面を覆う無機系の保護
膜３Ｅ（又は１１Ｅ）で構成し、パッシベーション膜４
（又は１２）を有機系で構成する。この構成により、第
１層目の配線３のアルミニウム合金膜３Ｂのストレスマ
イグレーションの発生を防止できると共に、アルミニウ
ム合金膜３Ｂの耐湿性を向上できる。

次に、前述の半導体集積回路装置の製造方法について、
第１５図乃至第２１図（各製造工程毎に示す要部断面図
）を使用して簡単に説明する。

まず、拡散層１０が形成された半導体基板１の主面上に
パッシベーション膜２を形成する。

次に、このパッシベーション膜２上の全面に保護膜３Ｅ
１、マスク形成層１３の夫々を順次積層する。保護膜３
Ｅ１は例えばプラズマＣＶＤ法で堆積した酸化珪素膜で
形成する。マスク形成層１３は塗布及びベーク処理され
たフォトレジスト膜で形成する。

次に、前記マスク形成層１３にフォトリソグラフィ技術
でパターンを転写し、現像し、第１層目の配線３の形成
領域に開口１３Ａを形成し、このマスク形成層１３でマ
スク１３を形成する。この後、マスク１８を使用し、そ
の間口１３Ａで規定された領域内から露出する保護膜１
３Ｅ１、パッシベーション膜２の夫々をエツチングで除
去し、第１５図に示すように、パッシベーション膜２に
接続孔２Ａを形成する。この接続孔２Ａは例えばＣＦ、
系ガスを使用するドライエツチングで形成する。

次に、マスク１８を除去し、この後、少なくとも前記接
続孔２Ａの内壁の表面上を含む基板全面上に保護膜３Ｅ
１と実質的に同一の保護膜３Ｅ２を堆積する。そして、
保護膜３Ｅ２の全面にその堆積した膜厚に相当する分エ
ツチングを施し、第１６図に示すように、接続孔２Ａの
内壁に保護膜３Ｅ２を残存させる。このエツチングはＣ
Ｆ４系ガスを使用するドライエツチングで行う。

次に、前記実施例Ｉと同様に、第１マスク形成層５、第
２マスク形成層６の夫々を順次積層する。

そして、第１７図に示すように、第２マスク形成層６に
開口６Ａを形成し、第２マスク６を形成すると共に、第
１マスク形成層５に関口５Ａを形成し、第１マスク５を
形成する。

次に、第１回目のリフトオフを行い、第１８図に示すよ
うに、アルミニウム合金膜３Ｂを形成する。このアルミ
ニウム合金膜３Ｂは、保護膜３Ｅ１及び３Ｅ２上に形成
され、接続孔２Ａを通して拡散層１０に接続される。

次に、第２回目のりフトオフを行い、第１９図に示すよ
うに、アルミニウム合金膜３Ｂの上面に保護膜３Ｅ４、
側面に保護膜３Ｅ３の夫々を形成する。この保護膜３Ｅ
３．３Ｅ４の夫々は前記保護膜３Ｅ１と実質的に同一の
材料で形成され、保護膜３Ｅ３．３Ｅ４の夫々は同一層
で形成さする。

また、保護膜３Ｅ４は、後工程での全面エツチングで除
去される膜厚を考慮し、例えば保護膜３Ｅ１の約２倍或
はそれ以上の膜厚で形成する。

次に、第２０図に示すように、前記保護膜３Ｅ３及び３
Ｅ４をエツチングマスクとして使用し、それらから露出
する保護膜３Ｅ１を全面エツチングによＶ除去する。こ
の全面エツチングは例えばＣＦ４系ガスを使用するドラ
イエツチングで行う。

全面エツチングが終了すると、同第２０図に示すように
、アルミニウム合金膜３Ｂ及びその実質的にすべての表
面を覆う保護膜３Ｅからなる第１層目の配線３が完成す
る。

次に、第２１図に示すように、前記第１層目の配４！３
上を含む基板全面にパッシベーション膜４を形成する。

パッシベーション膜４は、前述のように、塗布法により
塗布されたポリイミド系樹脂膜で形成する。

次に、前記接続孔２Ａ、第１層目の配線３、パッシベー
ション膜４の夫々と実質的に同様の方法により、接続孔
４Ａ、第２層目の配線１１、パッシベーション膜１２の
夫々を形成する。

これら一連の製造工程を施すことにより、本実施例の半
導体集積回路装置は完成する。

以上、本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。

例えば、本発明は、半導体集積回路装置に限定されず、
アルミニウム配線を有するプリント配線基板等に適用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

アルミニウム配線を有する配線部材において、前記アル
ミニウム配線の上面及び側面のヒルロックを防止するこ
とができる。

前記効果の他に、配線部材の製造工程数を低減すること
ができる。

前記効果の他に、配線部材の集積度を向上することがで
きる。

前記効果の他に、配線部材の製造プロセス上の歩留りを
向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである半導体集積回路装置
の構成を示す要部断面図、 第２図乃至第８図は、前記半導体集積回路装置を各製造
工程毎に示す要部断面図、 第９図は１本発明の実施例■である半導体集積回路装置
の構成を示す要部断面図、 第１０図乃至第１３図は、前記半導体集積回路装置を各
製造工程毎に示す要部断面図、第１４図は、本発明の実
施例■である半導体集積回路装置の構成を示す要部断面
図、 第１５図乃至第２１図は、前記半導体累積回路装置に各
製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２，４．１２・・・パッシ
ベーション膜、３．ＬＬ−配線、３Ａ、３Ｃ，３Ｄ−Ｍ
ｏＳｉ２ 膜、 ３Ｂ・・・アルミニウム合金膜、 ３Ｅ・・・ 保護膜、 ５゜ ６・・・マスク、 ５Ａ。 ６Ａ・・・開口であ る。

Claims (1)

1. 【特許請求の範囲】 １、下地絶縁膜上にアルミニウム配線を形成する配線部
   材の製造方法において、前記下地絶縁膜上に、第１マス
   ク形成層、それと異なるエッチング選択比を有する第２
   マスク形成層の夫々を順次積層する工程と、この第２マ
   スク形成層の前記アルミニウム配線の形成領域に第２開
   口を形成し、この第２マスク形成層で第２マスクを形成
   する工程と、この第２マスクを使用し、この第２開口か
   ら露出する第１マスク形成層を除去して第１開口を形成
   し、この第１マスク形成層で第１マスクを形成する工程
   と、前記第２マスクを使用し、リフトオフ法で第２開口
   で規定された領域内の下地絶縁膜上にアルミニウム配線
   を形成する工程と、前記第１マスクを使用し、リフトオ
   フ法で第１開口で規定された領域内のアルミニウム配線
   の上面及び側面に保護膜を形成する工程とを備えたこと
   を特徴とする配線部材の製造方法。 ２、前記保護膜は、ＭｏＳｉ＿２膜、ＴｉＳｉ＿２膜、
   ＴａＳｉ＿２膜、ＷＳｉ＿２膜等の金属膜、又は酸化珪
   素膜等の絶縁膜であることを特徴とする請求項１に記載
   の配線部材の製造方法。 ３、前記第１マスクに形成される第１開口は第２マスク
   に形成される第２開口に比べて大きく形成されることを
   特徴とする請求項１又は請求項２に記載の配線部材の製
   造方法。