JPH01191471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01191471A JPH01191471A JP1473688A JP1473688A JPH01191471A JP H01191471 A JPH01191471 A JP H01191471A JP 1473688 A JP1473688 A JP 1473688A JP 1473688 A JP1473688 A JP 1473688A JP H01191471 A JPH01191471 A JP H01191471A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate electrode
- gate
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 18
- 238000007796 conventional method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ３型素
子を有する半導体装置の製造方法に関する。
子を有する半導体装置の製造方法に関する。
従来ＭＯ３型トランジスタ等の素子を有する半導体装置
の製造方法は、第２図に示すように、半導体基板２１の
酸化膜２２上にポリシリコン等でゲート電極２３を形成
し、かつこのゲート電極を挟んで半導体基板２１にソー
ス領域２４．ドレイン領域２５を形成し、更にこの上に
眉間絶縁膜２６を形成する工程を有している。
の製造方法は、第２図に示すように、半導体基板２１の
酸化膜２２上にポリシリコン等でゲート電極２３を形成
し、かつこのゲート電極を挟んで半導体基板２１にソー
ス領域２４．ドレイン領域２５を形成し、更にこの上に
眉間絶縁膜２６を形成する工程を有している。
上述した従来の方法により製造した半導体装置は、ゲー
ト電極２３およびその延長による配線部で半導体基板２
１とゲート電極２３の高さの差に伴う表面段差が発生す
る。このため、次工程で上層に形成する配線の製造に際
して、段差部との交差および重複に関する制約が発生し
、半導体装置の微細化、高密度化の障害になるという問
題がある。
ト電極２３およびその延長による配線部で半導体基板２
１とゲート電極２３の高さの差に伴う表面段差が発生す
る。このため、次工程で上層に形成する配線の製造に際
して、段差部との交差および重複に関する制約が発生し
、半導体装置の微細化、高密度化の障害になるという問
題がある。
特に多層配線を行う場合には、段差が大きくなる箇所で
上層配線でのカバーレッジが劣化され、配線の断線や製
造歩溜り及び信頬性の低下を招くという問題もある。
上層配線でのカバーレッジが劣化され、配線の断線や製
造歩溜り及び信頬性の低下を招くという問題もある。
本発明はゲート電極における段差を解消し、表面の平坦
化を図って半導体装置の微細化、高密度化を達成する半
導体装置の製造方法を提供することを目的としている。
化を図って半導体装置の微細化、高密度化を達成する半
導体装置の製造方法を提供することを目的としている。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体基板のゲート
酸化膜上に、導電膜及びこの上に形成したダミー膜を含
んだ２層以上の積層構造をしたゲート電極を形成する工
程と、このゲート電極を挟んだ位置の半導体基板にソー
ス・ドレイン領域を形成する工程と、全面に前記導電膜
と略等しい厚さの第１の絶縁膜を形成する工程と、前記
ダミー膜をエツチングにより除去し、同時にダミー膜上
の第１の絶縁膜を除去する工程と、全面に第２の絶縁膜
を形成する工程とを含んでいる。
酸化膜上に、導電膜及びこの上に形成したダミー膜を含
んだ２層以上の積層構造をしたゲート電極を形成する工
程と、このゲート電極を挟んだ位置の半導体基板にソー
ス・ドレイン領域を形成する工程と、全面に前記導電膜
と略等しい厚さの第１の絶縁膜を形成する工程と、前記
ダミー膜をエツチングにより除去し、同時にダミー膜上
の第１の絶縁膜を除去する工程と、全面に第２の絶縁膜
を形成する工程とを含んでいる。
〔作用］
上述した製造方法では、ダミー膜を利用したりフトオフ
法によりゲート電極上の第１の絶縁膜を除去するので、
ゲート電極と第１の絶縁膜とを略等しい厚さに形成でき
、ゲート電極における段差を緩和乃至解消する。
法によりゲート電極上の第１の絶縁膜を除去するので、
ゲート電極と第１の絶縁膜とを略等しい厚さに形成でき
、ゲート電極における段差を緩和乃至解消する。
（実施例〕
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｄ）は本発明の一実施例を製
造工程順に示す断面図である。
造工程順に示す断面図である。
先ず、第１図（ａ）のように、半導体基板１のゲート酸
化膜２上に第１層のゲート膜３２例えば２０００人厚の
ポリシリコンを形成する。また、この上には第２Ｎのゲ
ート膜４１例えば２０００人のＷ Ｓ ｉを形成し、更
にこの上にダミー膜５１例えば１．０μｍ厚のアルミニ
ュウムを全面に堆積形成する。
化膜２上に第１層のゲート膜３２例えば２０００人厚の
ポリシリコンを形成する。また、この上には第２Ｎのゲ
ート膜４１例えば２０００人のＷ Ｓ ｉを形成し、更
にこの上にダミー膜５１例えば１．０μｍ厚のアルミニ
ュウムを全面に堆積形成する。
そして、この上にフォトレジスト６を塗布し、かつ写真
蝕刻法によりゲート電極形成位置にのみフォトレジスト
６を残すようにパターニングを行う。
蝕刻法によりゲート電極形成位置にのみフォトレジスト
６を残すようにパターニングを行う。
次に、第１図（ｂ）のように、前記フォトレジスト６を
マスクとして前記ダミー膜５．第２層のゲート膜４及び
第１層のゲート膜３を順次異方性エツチングし、所要パ
ターンをした３層構造のゲート電極７を形成する。続い
て、常法によりＡｓイオン注入によりソース領域８、ド
レイン領域９を形成する。
マスクとして前記ダミー膜５．第２層のゲート膜４及び
第１層のゲート膜３を順次異方性エツチングし、所要パ
ターンをした３層構造のゲート電極７を形成する。続い
て、常法によりＡｓイオン注入によりソース領域８、ド
レイン領域９を形成する。
次いで、第１図（ｃ）のように、第１の絶縁膜１０、例
えば３５００人厚のＳｉｎ、を全面に堆積する。この場
合、第１の絶縁膜１０の厚さは前記第１及び第２のゲー
ト膜３．４の厚さの合計に略等しくすることが肝要であ
る。
えば３５００人厚のＳｉｎ、を全面に堆積する。この場
合、第１の絶縁膜１０の厚さは前記第１及び第２のゲー
ト膜３．４の厚さの合計に略等しくすることが肝要であ
る。
しかる上で、第１図（ｄ）のように、前記ダミー膜５を
ウェット方式で等方性エツチングして除去する。このと
き、ダミー膜５上の第１の絶縁膜１０を同時にリフトオ
フ法により除去する。その後、第２の絶縁膜１１、例え
ば４０００人厚のＳｉｎ。
ウェット方式で等方性エツチングして除去する。このと
き、ダミー膜５上の第１の絶縁膜１０を同時にリフトオ
フ法により除去する。その後、第２の絶縁膜１１、例え
ば４０００人厚のＳｉｎ。
を全面に堆積し、ゲート電極７を被覆する。
したがって、このようにして製造されたＭＯ３素子は、
ゲート電極７の上面と、第１の絶縁膜１０の上面が略等
しい高さに形成され、この上に形成される第２の絶縁膜
１１の表面が平坦化される。
ゲート電極７の上面と、第１の絶縁膜１０の上面が略等
しい高さに形成され、この上に形成される第２の絶縁膜
１１の表面が平坦化される。
このため、上層に形成する配線のカバレッジが劣化され
ることはなく、その断線が発生することもない。
ることはなく、その断線が発生することもない。
なお、前記実施例ではゲート電極をダミー膜を含んで３
層に構成したが、導電膜とダミー膜との２層構造以上で
あれば、任意の層数で形成することができる。また、本
実施例はＮチャネルＭＯ３構造を示したが、Ｐチャネル
ＭＯ３構造及びＣＭＯ３構造でも同様に本発明を適用で
きることは言うまでもない。
層に構成したが、導電膜とダミー膜との２層構造以上で
あれば、任意の層数で形成することができる。また、本
実施例はＮチャネルＭＯ３構造を示したが、Ｐチャネル
ＭＯ３構造及びＣＭＯ３構造でも同様に本発明を適用で
きることは言うまでもない。
以上説明したように本発明は、導電膜及びこの上に形成
したダミー膜を含んだ２層以上の積層構造をしたゲート
電極を形成した上で、全面に導電膜と略等しい厚さの第
１の絶縁膜を形成し、かつダミー膜を利用したリフトオ
フ法によりゲート電極上の第１の絶縁膜を除去している
ので、ゲート電極と第１の絶縁膜とを略等しい厚さに形
成してゲート電極における段差を緩和乃至解消でき、こ
の上に形成する絶縁膜の表面の平坦化を図り、上層配線
のカバレッジの改善及び断線を防止でき、製造歩溜り、
信頼性が向上すると共に配線の高密度化、多層化にも寄
与できる効果がある。
したダミー膜を含んだ２層以上の積層構造をしたゲート
電極を形成した上で、全面に導電膜と略等しい厚さの第
１の絶縁膜を形成し、かつダミー膜を利用したリフトオ
フ法によりゲート電極上の第１の絶縁膜を除去している
ので、ゲート電極と第１の絶縁膜とを略等しい厚さに形
成してゲート電極における段差を緩和乃至解消でき、こ
の上に形成する絶縁膜の表面の平坦化を図り、上層配線
のカバレッジの改善及び断線を防止でき、製造歩溜り、
信頼性が向上すると共に配線の高密度化、多層化にも寄
与できる効果がある。
第１図（ａ）乃至第１図（ｄ）は本発明の一実施例を製
造工程順に示す断面図、第２図は従来の製造方法による
ＭＯ３型トランジスタの断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
第１層ゲート膜、４・・・第２層ゲート膜、５・・・ダ
ミー膜、６・・・フォトレジスト、７・・・ゲート電極
、８・・・ソース領域、９・・・ドレイン領域、１０・
・・第１の絶縁膜、１１・・・第２の絶縁膜、２１・・
・半導体基板、２２・・・酸化膜、２３・・・ゲート電
極、２４・・・ソース領域、２５・・・ドレイン領域、
２６・・・層間絶縁膜。 第１図
造工程順に示す断面図、第２図は従来の製造方法による
ＭＯ３型トランジスタの断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
第１層ゲート膜、４・・・第２層ゲート膜、５・・・ダ
ミー膜、６・・・フォトレジスト、７・・・ゲート電極
、８・・・ソース領域、９・・・ドレイン領域、１０・
・・第１の絶縁膜、１１・・・第２の絶縁膜、２１・・
・半導体基板、２２・・・酸化膜、２３・・・ゲート電
極、２４・・・ソース領域、２５・・・ドレイン領域、
２６・・・層間絶縁膜。 第１図
Claims (1)
- １、半導体基板のゲート酸化膜上に、導電膜及びこの上
に形成したダミー膜を含んだ２層以上の積層構造をした
ゲート電極を形成する工程と、このゲート電極を挟んだ
位置の半導体基板にソース・ドレイン領域を形成する工
程と、全面に前記導電膜と略等しい厚さの第１の絶縁膜
を形成する工程と、前記ダミー膜をエッチングにより除
去し、同時にダミー膜上の前記第１の絶縁膜を除去する
工程と、全面に第２の絶縁膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1473688A JPH01191471A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1473688A JPH01191471A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191471A true JPH01191471A (ja) | 1989-08-01 |
Family
ID=11869409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1473688A Pending JPH01191471A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107423A (ja) * | 2012-11-28 | 2014-06-09 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ及びその製造方法 |
-
1988
- 1988-01-27 JP JP1473688A patent/JPH01191471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107423A (ja) * | 2012-11-28 | 2014-06-09 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2500078B2 (ja) | 半導体素子の積層キャパシタ―製造方法 | |
| JP2004063667A (ja) | 多層配線層内に形成されたキャパシタを有する半導体装置 | |
| JP2578577B2 (ja) | コンタクトホール形成方法 | |
| JP3344786B2 (ja) | 半導体メモリセルのキャパシタ電極製造方法 | |
| JP2001230388A (ja) | 半導体装置の製造方法 | |
| JPH01191471A (ja) | 半導体装置の製造方法 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JPH1027799A (ja) | 半導体装置及びその製造方法 | |
| JP2001024056A (ja) | 半導体装置の多層配線装置及びその製造方法 | |
| JP3106585B2 (ja) | 配線形成法 | |
| JPH0427125A (ja) | 配線部材の製造方法 | |
| JP3106549B2 (ja) | 半導体装置の製造方法 | |
| JPH05243397A (ja) | 半導体装置の製造方法 | |
| KR100524917B1 (ko) | 반도체 소자의 금속 배선간 절연막 및 그 형성방법 | |
| JP4214838B2 (ja) | 半導体装置の製造方法 | |
| JP2593402B2 (ja) | 半導体装置及びその製造方法 | |
| JP2727587B2 (ja) | 多層配線法 | |
| JPH079933B2 (ja) | 半導体装置の製造方法 | |
| JPH0750739B2 (ja) | 半導体集積回路の多層配線構造 | |
| JP3028539B2 (ja) | 半導体装置の製造方法 | |
| JP2538245Y2 (ja) | 半導体装置 | |
| JPH0521611A (ja) | 半導体装置 | |
| JPH09283619A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPH1174345A (ja) | 半導体装置およびその製造方法 |