JPS6239027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6239027A JPS6239027A JP17900485A JP17900485A JPS6239027A JP S6239027 A JPS6239027 A JP S6239027A JP 17900485 A JP17900485 A JP 17900485A JP 17900485 A JP17900485 A JP 17900485A JP S6239027 A JPS6239027 A JP S6239027A
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- Japan
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- wiring layer
- wiring
- insulating film
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に多層配
線技術に関するものである。
線技術に関するものである。
従来この種の半導体装置の製造方法として第５図に模式
的に示す方法があった。従来の製造方法においては、ま
ず第５図（＆）に示すように、通常のＭＯＳ ＦＢ↑製
造方法により、シリコン基板１の一部を酸化して厚い素
子間分離酸化膜２を作成した後、薄い酸化膜を形成し、
多晶質半導体よりなるゲート電極３及び多晶質半導体配
線４を同時に形成する。この時ゲート電極３の直下の薄
い酸化膜はゲート酸化膜５となる０次にトランジスタの
ソース・ドレイン領域を形成するためのイオン注入を行
なう、ここで６．７はソース（ドレイン）・ドレイン（
ソース）領域である。その後多晶質半導体配線４と後述
する下層金属配線層８との層間絶縁膜９を堆積する。
的に示す方法があった。従来の製造方法においては、ま
ず第５図（＆）に示すように、通常のＭＯＳ ＦＢ↑製
造方法により、シリコン基板１の一部を酸化して厚い素
子間分離酸化膜２を作成した後、薄い酸化膜を形成し、
多晶質半導体よりなるゲート電極３及び多晶質半導体配
線４を同時に形成する。この時ゲート電極３の直下の薄
い酸化膜はゲート酸化膜５となる０次にトランジスタの
ソース・ドレイン領域を形成するためのイオン注入を行
なう、ここで６．７はソース（ドレイン）・ドレイン（
ソース）領域である。その後多晶質半導体配線４と後述
する下層金属配線層８との層間絶縁膜９を堆積する。
次に第５図（ｂ）に示すように、ソース又はドレイン領
域またはゲート電極との電気的接続をとるための貫通穴
１０を開けた後、第５図（Ｃ）に示すように、下層金属
配線８を形成し、さらに第５図（ｄ）に示すように、下
層金属配線８と後述する上層金属配線１１とが不要な部
分で接続されないための層間絶縁膜１２を堆積する。
域またはゲート電極との電気的接続をとるための貫通穴
１０を開けた後、第５図（Ｃ）に示すように、下層金属
配線８を形成し、さらに第５図（ｄ）に示すように、下
層金属配線８と後述する上層金属配線１１とが不要な部
分で接続されないための層間絶縁膜１２を堆積する。
次に第５図（ｅ）に示すように上層金属配線１１と下層
金属配線８との必要な電気的接続をとるための貫通穴１
３を開け、さらに第５図（ｆｌに示すように、上層金属
配線１１を形成する。
金属配線８との必要な電気的接続をとるための貫通穴１
３を開け、さらに第５図（ｆｌに示すように、上層金属
配線１１を形成する。
従来の半導体装置は以上のような製造方法で作成されて
いたので、上層配線層１１を堆積する前までに、段差が
大きく、上層配＊１１を形成する際に上層配線１１の断
線、短絡が生じることがあるなどの欠点があった。
いたので、上層配線層１１を堆積する前までに、段差が
大きく、上層配＊１１を形成する際に上層配線１１の断
線、短絡が生じることがあるなどの欠点があった。
この発明に係る半導体装置の製造方法は、上下配線層を
接続する位置に台状導電体層を形成し、この台状導電体
層上に下層配線層を形成した後これを覆って絶縁層を形
成し、この絶縁層を平坦化した後下層配線層を露出させ
、この下層配線層と接続して上層配線層を形成するよう
にしたものである。
接続する位置に台状導電体層を形成し、この台状導電体
層上に下層配線層を形成した後これを覆って絶縁層を形
成し、この絶縁層を平坦化した後下層配線層を露出させ
、この下層配線層と接続して上層配線層を形成するよう
にしたものである。
この発明においては、台状導電体層によって下層配線層
を突出させるとともに、その上の絶縁層を平坦化してい
ることから、平坦な面上に上層配線層が形成され、しか
も上層配線層と下層配線層との間の距離が小さく両者が
容易にがっ確実に接続される。
を突出させるとともに、その上の絶縁層を平坦化してい
ることから、平坦な面上に上層配線層が形成され、しか
も上層配線層と下層配線層との間の距離が小さく両者が
容易にがっ確実に接続される。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を模式的に示す。本実施例の製造方法において、第１図
（ａ）に示すように、多晶質半導体層２４と下層金属配
＊２Ｂとの層間絶縁層２９を形成までは従来技術と同様
に通常のＭＯＳ ＦＥＴ作製工程である。
を模式的に示す。本実施例の製造方法において、第１図
（ａ）に示すように、多晶質半導体層２４と下層金属配
＊２Ｂとの層間絶縁層２９を形成までは従来技術と同様
に通常のＭＯＳ ＦＥＴ作製工程である。
そして本方法においては、第１図（ｂ）に示すように、
台状導電体物質３４を形成する。この台状導電体物質３
４は少なくとも前工程までに生じた段差で最も高い部分
よりも高くなっていなければならない。
台状導電体物質３４を形成する。この台状導電体物質３
４は少なくとも前工程までに生じた段差で最も高い部分
よりも高くなっていなければならない。
次に第１図（０）に示すように貫通穴３０を開け、台状
導電体物質３４を包含して下層金属配、４１２８を形成
してこれを選択エツチングし、第１図（ｄ）に示すよう
に上層金属配線３１と下層金属配線２８との層間絶縁膜
３２を形成する。
導電体物質３４を包含して下層金属配、４１２８を形成
してこれを選択エツチングし、第１図（ｄ）に示すよう
に上層金属配線３１と下層金属配線２８との層間絶縁膜
３２を形成する。
次に第１図（８１，（ｆ）に示すように、レジスト３５
塗布後、レジスト３５と層間の絶縁膜３２の選択比を１
：１にしてエツチングを行なうか、又は液状無機膜塗布
等により平坦化を行ない、さらに台状導電体物質３４上
の下層金属配線２８上部が露出するまでエツチングを行
なった後、第１図（幻に示すように、上層金属配線３１
を形成する。
塗布後、レジスト３５と層間の絶縁膜３２の選択比を１
：１にしてエツチングを行なうか、又は液状無機膜塗布
等により平坦化を行ない、さらに台状導電体物質３４上
の下層金属配線２８上部が露出するまでエツチングを行
なった後、第１図（幻に示すように、上層金属配線３１
を形成する。
以上のような本実施例の製造方法では、台状導電体物質
上に下層配線層を形成し、これを覆って絶縁膜を形成し
、この絶縁膜を平坦化するとともに下層配線層を露出さ
せ、その上に上層配線層を形成するようにしたので、平
坦な面上に上層配線層を形成でき、その結果断線、短絡
を確実に防止でき、又従来方法のような貫通穴を開ける
必要がなく、さらには下層配線層上に直接上層配線層を
形成でき、確実にかつ低コンタクト抵抗で両者を接続で
き、又従来方法と同数又はそれ以下のマスク数で製造で
きる。
上に下層配線層を形成し、これを覆って絶縁膜を形成し
、この絶縁膜を平坦化するとともに下層配線層を露出さ
せ、その上に上層配線層を形成するようにしたので、平
坦な面上に上層配線層を形成でき、その結果断線、短絡
を確実に防止でき、又従来方法のような貫通穴を開ける
必要がなく、さらには下層配線層上に直接上層配線層を
形成でき、確実にかつ低コンタクト抵抗で両者を接続で
き、又従来方法と同数又はそれ以下のマスク数で製造で
きる。
ところでこの発明において、台状導電体物質の膜厚は前
述した通り、段差の最も高いものであることが理想であ
るが、そうでなくとも、第２図（ａ）〜（Ｃ）に示すよ
うに、絶縁膜３２の平坦化を行なった後（第２図（ａｌ
の１点鎖線参照）、写真製版とエツチングとにより、台
状導電体物質３４の一部を貫通穴３６によって露出させ
、段差軽減を図ってもよい。
述した通り、段差の最も高いものであることが理想であ
るが、そうでなくとも、第２図（ａ）〜（Ｃ）に示すよ
うに、絶縁膜３２の平坦化を行なった後（第２図（ａｌ
の１点鎖線参照）、写真製版とエツチングとにより、台
状導電体物質３４の一部を貫通穴３６によって露出させ
、段差軽減を図ってもよい。
またソフトエラ一対策等のため、上層配線層３１と下層
配線層２８との間に中間導電体ＩＷ３７が存在する場合
にも第３図に示すように本発明を適用でき、この場合に
は上層配線層３１と下層配線層２８．上層又は下層配線
層３１．２８と中間導電体層２７．及び上下配！’１ｌ
ＪｉＦ３１．２８と中間導電体装置３７との接続を確実
に行なうことができ、又層間距離の違いによってマスク
を二度かけることなく、簡単に接続を行なうことができ
る。ここで第３図において、３７は中間導電体層、３８
は層間絶縁膜、３９は貫通穴である。
配線層２８との間に中間導電体ＩＷ３７が存在する場合
にも第３図に示すように本発明を適用でき、この場合に
は上層配線層３１と下層配線層２８．上層又は下層配線
層３１．２８と中間導電体層２７．及び上下配！’１ｌ
ＪｉＦ３１．２８と中間導電体装置３７との接続を確実
に行なうことができ、又層間距離の違いによってマスク
を二度かけることなく、簡単に接続を行なうことができ
る。ここで第３図において、３７は中間導電体層、３８
は層間絶縁膜、３９は貫通穴である。
さらに中間導電体層が存在する場合に、第４図（ａ）〜
（Ｃ）に示すように、本発明を適用することにより、上
層配線層３１と下層配線層２８とを中間導電体Ｊｉｉ４
１に接触させることなく、接続させることができる。こ
こで第４図において、４０．４２は層間絶縁層、４１は
中間導電体層である。
（Ｃ）に示すように、本発明を適用することにより、上
層配線層３１と下層配線層２８とを中間導電体Ｊｉｉ４
１に接触させることなく、接続させることができる。こ
こで第４図において、４０．４２は層間絶縁層、４１は
中間導電体層である。
以上のように、本発明に係る半導体装置の製造方法によ
れば、上下配線層を接続する位置に台状導電体層質を形
成し、該台状導電体層上に下層配線層を形成した後、こ
れを覆って′１ｊＡ縁層を形成し、この絶縁層を平坦化
した後、下層配線層を露出させ、この下層配線層と接続
して上層配ｖＡ層を形成するようにしたので、平坦な面
上に上層配線層を形成して上層配線層の断線、短絡を防
止できる効果がある。
れば、上下配線層を接続する位置に台状導電体層質を形
成し、該台状導電体層上に下層配線層を形成した後、こ
れを覆って′１ｊＡ縁層を形成し、この絶縁層を平坦化
した後、下層配線層を露出させ、この下層配線層と接続
して上層配ｖＡ層を形成するようにしたので、平坦な面
上に上層配線層を形成して上層配線層の断線、短絡を防
止できる効果がある。
第１図（ａ）〜（幻は各々本発明の一実施例による半導
体装置の製造方法の各工程を示す断面図、第２図（ａ）
〜（Ｃ）は各々本発明の第２の実施例を示す断面図、第
３図は本発明の第３の実施例を示す断面図、第４図（ａ
）〜（ｄ）は各々本発明の第４の実施例を示す断面図、
第５図（ａ）〜（ｆ）は各々従来方法の各工程を示す断
面図である。 ２８・・・下層配線層、３１・・・上層配線層、３２・
・・絶縁層、３４・・・台状導電体層。 なお図中同一符号は同−又は相当部分を示す。
体装置の製造方法の各工程を示す断面図、第２図（ａ）
〜（Ｃ）は各々本発明の第２の実施例を示す断面図、第
３図は本発明の第３の実施例を示す断面図、第４図（ａ
）〜（ｄ）は各々本発明の第４の実施例を示す断面図、
第５図（ａ）〜（ｆ）は各々従来方法の各工程を示す断
面図である。 ２８・・・下層配線層、３１・・・上層配線層、３２・
・・絶縁層、３４・・・台状導電体層。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）絶縁層を隔てた異なる層間の金属または半導体配
線層を電気的に接続する方法であって、電気的接続をと
るべき位置に台状の導電体物質を形成した後、該台状導
電体物質を導電体物質で覆い、該台状導電体物質を含む
下層配線層を選択エッチングにより形成する工程と、 上記下層配線層全体を絶縁膜で覆い、平坦化を行なった
後、台状導電体物質上の絶縁膜厚が他の部分に比べ薄く
なるようにする工程と、 上記絶縁膜をエッチングにより触刻して台状導電体物質
上に形成された下層配線層の一部を露出させる工程と、 露出された下層配線層上に上層配線層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900485A JPS6239027A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900485A JPS6239027A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239027A true JPS6239027A (ja) | 1987-02-20 |
Family
ID=16058430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17900485A Pending JPS6239027A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05123639A (ja) * | 1991-11-01 | 1993-05-21 | Daiken Trade & Ind Co Ltd | 無機質化粧板の製造方法 |
| DE10066082B4 (de) * | 2000-06-14 | 2006-05-18 | Infineon Technologies Ag | Gezielte lokale Erzeugung von Öffnungen in einer Schicht |
-
1985
- 1985-08-14 JP JP17900485A patent/JPS6239027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05123639A (ja) * | 1991-11-01 | 1993-05-21 | Daiken Trade & Ind Co Ltd | 無機質化粧板の製造方法 |
| DE10066082B4 (de) * | 2000-06-14 | 2006-05-18 | Infineon Technologies Ag | Gezielte lokale Erzeugung von Öffnungen in einer Schicht |
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