JPH05145018A - 抵抗形成法 - Google Patents
抵抗形成法Info
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- JPH05145018A JPH05145018A JP33113191A JP33113191A JPH05145018A JP H05145018 A JPH05145018 A JP H05145018A JP 33113191 A JP33113191 A JP 33113191A JP 33113191 A JP33113191 A JP 33113191A JP H05145018 A JPH05145018 A JP H05145018A
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Abstract
(57)【要約】
【目的】 少ない工程数で低抵抗と高抵抗とを形成す
る。 【構成】 半導体基板１０を覆う絶縁膜１２の上にポリ
Ｓｉ等の高抵抗率材料層とシリサイド等の低抵抗率材料
層とを順次に堆積形成した後、これらの材料層の積層を
低抵抗パターン及び高抵抗パターンに従って同時にパタ
ーニングすることにより高抵抗率及び低抵抗率の残存部
１４Ｄ及び１６Ｄからなる低抵抗ＲＤを形成する。そし
て、低抵抗率の残存部をエッチ除去して高抵抗率の残存
部１４Ａからなる高抵抗ＲＡを形成する。高抵抗ＲＡを
得るために低抵抗率材料層の一部を除去するのはパター
ニングの前でもよい。高抵抗ＲＡは、残存部１４Ａから
低抵抗率の残存部を絶縁層で分離しても形成可能であ
る。また、低抵抗ＲＤの代りに電極又は配線も形成可能
である。
る。 【構成】 半導体基板１０を覆う絶縁膜１２の上にポリ
Ｓｉ等の高抵抗率材料層とシリサイド等の低抵抗率材料
層とを順次に堆積形成した後、これらの材料層の積層を
低抵抗パターン及び高抵抗パターンに従って同時にパタ
ーニングすることにより高抵抗率及び低抵抗率の残存部
１４Ｄ及び１６Ｄからなる低抵抗ＲＤを形成する。そし
て、低抵抗率の残存部をエッチ除去して高抵抗率の残存
部１４Ａからなる高抵抗ＲＡを形成する。高抵抗ＲＡを
得るために低抵抗率材料層の一部を除去するのはパター
ニングの前でもよい。高抵抗ＲＡは、残存部１４Ａから
低抵抗率の残存部を絶縁層で分離しても形成可能であ
る。また、低抵抗ＲＤの代りに電極又は配線も形成可能
である。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル−アナロ
グ混載ＬＳＩ等の集積回路装置の製造に用いるに好適な
抵抗形成法に関し、特に高抵抗率材料層及び低抵抗率材
料層を順次に堆積形成した後これらの材料層の積層を１
回のエッチング処理でパターニングすることにより少な
い工程数で低抵抗と高抵抗とを形成可能にしたものであ
る。
グ混載ＬＳＩ等の集積回路装置の製造に用いるに好適な
抵抗形成法に関し、特に高抵抗率材料層及び低抵抗率材
料層を順次に堆積形成した後これらの材料層の積層を１
回のエッチング処理でパターニングすることにより少な
い工程数で低抵抗と高抵抗とを形成可能にしたものであ
る。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩの製造プロセスと
して、ポリサイドゲートプロセスが知られている。この
プロセスでは、ゲート電極乃至配線材料としてポリサイ
ドを用い、ポリサイドゲートパターンをマスクとして半
導体表面に選択的に不純物イオンを注入するなどしてソ
ース及びドレイン領域を形成する。ここで、ポリサイド
とは、ポリシリコン層の上にシリサイド（例えばＭｏ3
Ｓｉ4 、ＷＳｉ、ＴｉＳｉ等）層を形成し、ポリシリコ
ンに比べて約１０分の１に抵抗率を低減したものであ
る。
して、ポリサイドゲートプロセスが知られている。この
プロセスでは、ゲート電極乃至配線材料としてポリサイ
ドを用い、ポリサイドゲートパターンをマスクとして半
導体表面に選択的に不純物イオンを注入するなどしてソ
ース及びドレイン領域を形成する。ここで、ポリサイド
とは、ポリシリコン層の上にシリサイド（例えばＭｏ3
Ｓｉ4 、ＷＳｉ、ＴｉＳｉ等）層を形成し、ポリシリコ
ンに比べて約１０分の１に抵抗率を低減したものであ
る。
【０００３】ポリサイドゲートプロセスにて抵抗を必要
とする場合、低抵抗についてはポリサイドゲートと共通
の工程で形成可能であるが、高抵抗についてはポリサイ
ドゲートと共通の工程で形成する方法と、ポリサイドゲ
ートとは別の工程で形成する方法とが考えられる。高抵
抗を必要とするＬＳＩとしては、例えばＤＡ変換器又は
ＡＤ変換器等のディジタル−アナログ混載ＬＳＩがあ
り、この種のＬＳＩでは、例えばラダー抵抗として高精
度の高抵抗を小さい寸法で形成することが要求される。
とする場合、低抵抗についてはポリサイドゲートと共通
の工程で形成可能であるが、高抵抗についてはポリサイ
ドゲートと共通の工程で形成する方法と、ポリサイドゲ
ートとは別の工程で形成する方法とが考えられる。高抵
抗を必要とするＬＳＩとしては、例えばＤＡ変換器又は
ＡＤ変換器等のディジタル−アナログ混載ＬＳＩがあ
り、この種のＬＳＩでは、例えばラダー抵抗として高精
度の高抵抗を小さい寸法で形成することが要求される。
【０００４】
【発明が解決しようとする課題】上記したようにポリサ
イドゲートと共通の工程で高抵抗を形成する方法にあっ
ては、抵抗路を長く形成する必要があり、チップサイズ
が大きくなること、浮遊容量の増大により高速化の妨げ
になること等の問題点があった。
イドゲートと共通の工程で高抵抗を形成する方法にあっ
ては、抵抗路を長く形成する必要があり、チップサイズ
が大きくなること、浮遊容量の増大により高速化の妨げ
になること等の問題点があった。
【０００５】また、ポリサイドゲートと別工程で高抵抗
を形成する方法にあっては、例えばポリシリコン等の抵
抗率の高い材料を堆積し、パターニングする工程を追加
する必要があり、コスト増大を招く不都合があった。
を形成する方法にあっては、例えばポリシリコン等の抵
抗率の高い材料を堆積し、パターニングする工程を追加
する必要があり、コスト増大を招く不都合があった。
【０００６】この発明の目的は、低抵抗（又は電極ある
いは配線）と高抵抗とを少ない工程数で形成することが
できる新規な抵抗形成法を提供することにある。
いは配線）と高抵抗とを少ない工程数で形成することが
できる新規な抵抗形成法を提供することにある。
【０００７】
【課題を解決するための手段】この発明による第１の抵
抗形成法は、（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程
と、（ｂ）前記第１の抵抗材層に重ねて比較的抵抗率の
低い抵抗材を被着して第２の抵抗材層を形成する工程
と、（ｃ）前記第１及び第２の抵抗材層の積層において
該第２の抵抗材層を所望の部分でエッチ除去して前記第
１の抵抗材層の一部を露出させた後前記積層及び前記第
１の抵抗材層の露出部をそれぞれ第１及び第２の抵抗パ
ターンに従って同時的にパターニングするか又は前記積
層を前記第１及び第２の抵抗パターンに従って同時的に
パターニングした後該第２の抵抗パターンに対応する部
分で前記第２の抵抗材層の残存部をエッチ除去すること
により前記第１の抵抗パターンに対応する前記積層の残
存部からなる第１の抵抗と前記第２の抵抗パターンに対
応する前記第１の抵抗材層の残存部からなる第２の抵抗
とを形成する工程とを含むものである。
抗形成法は、（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程
と、（ｂ）前記第１の抵抗材層に重ねて比較的抵抗率の
低い抵抗材を被着して第２の抵抗材層を形成する工程
と、（ｃ）前記第１及び第２の抵抗材層の積層において
該第２の抵抗材層を所望の部分でエッチ除去して前記第
１の抵抗材層の一部を露出させた後前記積層及び前記第
１の抵抗材層の露出部をそれぞれ第１及び第２の抵抗パ
ターンに従って同時的にパターニングするか又は前記積
層を前記第１及び第２の抵抗パターンに従って同時的に
パターニングした後該第２の抵抗パターンに対応する部
分で前記第２の抵抗材層の残存部をエッチ除去すること
により前記第１の抵抗パターンに対応する前記積層の残
存部からなる第１の抵抗と前記第２の抵抗パターンに対
応する前記第１の抵抗材層の残存部からなる第２の抵抗
とを形成する工程とを含むものである。
【０００８】このような抵抗形成法にあっては、第１の
抵抗材層及び第１の抵抗パターンに代えてそれぞれ導電
材層及び導電パターンを用いることにより第１の抵抗の
代りに電極又は配線を形成してもよい。
抵抗材層及び第１の抵抗パターンに代えてそれぞれ導電
材層及び導電パターンを用いることにより第１の抵抗の
代りに電極又は配線を形成してもよい。
【０００９】この発明による第２の抵抗形成法は、
（ａ）基板の絶縁性表面に比較的抵抗率の高い抵抗材を
被着して第１の抵抗材層を形成する工程と、（ｂ）前記
第１の抵抗材層の一部に重ねて絶縁層を形成する工程
と、（ｃ）前記第１の抵抗材層及び前記絶縁層に重ねて
比較的抵抗率の低い抵抗材を被着して第２の抵抗材層を
形成する工程と、（ｄ）前記第１及び第２の抵抗材層か
らなる第１の積層と前記第１の抵抗材層、前記絶縁層及
び前記第２の抵抗材層からなる第２の積層とをそれぞれ
第１の抵抗パターンと第２の抵抗パターンとに従って同
時的にパターニングすることにより該第１の抵抗パター
ンに対応して残存する該第１の積層の一部分からなる第
１の抵抗と該第２の抵抗パターンに対応して残存し且つ
前記絶縁層により前記第２の抵抗材層の残存部から電気
的に分離された前記第１の抵抗材層の残存部からなる第
２の抵抗とを形成する工程とを含むものである。
（ａ）基板の絶縁性表面に比較的抵抗率の高い抵抗材を
被着して第１の抵抗材層を形成する工程と、（ｂ）前記
第１の抵抗材層の一部に重ねて絶縁層を形成する工程
と、（ｃ）前記第１の抵抗材層及び前記絶縁層に重ねて
比較的抵抗率の低い抵抗材を被着して第２の抵抗材層を
形成する工程と、（ｄ）前記第１及び第２の抵抗材層か
らなる第１の積層と前記第１の抵抗材層、前記絶縁層及
び前記第２の抵抗材層からなる第２の積層とをそれぞれ
第１の抵抗パターンと第２の抵抗パターンとに従って同
時的にパターニングすることにより該第１の抵抗パター
ンに対応して残存する該第１の積層の一部分からなる第
１の抵抗と該第２の抵抗パターンに対応して残存し且つ
前記絶縁層により前記第２の抵抗材層の残存部から電気
的に分離された前記第１の抵抗材層の残存部からなる第
２の抵抗とを形成する工程とを含むものである。
【００１０】このような抵抗形成法にあっては、第１の
抵抗材層及び第１の抵抗パターンに代えてそれぞれ導電
材層及び導電パターンを用いることにより第１の抵抗の
代りに電極又は配線を形成してもよい。
抵抗材層及び第１の抵抗パターンに代えてそれぞれ導電
材層及び導電パターンを用いることにより第１の抵抗の
代りに電極又は配線を形成してもよい。
【００１１】
【作用】上記した第１の抵抗形成法によれば、第２の抵
抗について第２の抵抗材層の一部をエッチ除去する工程
を追加する点を除き第１の抵抗（低抵抗）と第２の抵抗
（高抵抗）についてパターニングまでの工程が共通であ
る。このことは、第１の抵抗の代りに電極又は配線を形
成する場合にも同様である。
抗について第２の抵抗材層の一部をエッチ除去する工程
を追加する点を除き第１の抵抗（低抵抗）と第２の抵抗
（高抵抗）についてパターニングまでの工程が共通であ
る。このことは、第１の抵抗の代りに電極又は配線を形
成する場合にも同様である。
【００１２】また、上記した第２の抵抗形成法によれ
ば、第２の抵抗について絶縁層を形成する工程を追加す
る点を除き第１及び第２の抵抗についてパターニングま
での工程が共通である。このことは、第１の抵抗の代り
に電極又は配線を形成する場合にも同様である。
ば、第２の抵抗について絶縁層を形成する工程を追加す
る点を除き第１及び第２の抵抗についてパターニングま
での工程が共通である。このことは、第１の抵抗の代り
に電極又は配線を形成する場合にも同様である。
【００１３】
【実施例】図１〜３は、この発明の第１の実施例による
抵抗形成法を示すもので、各々の図に対応する工程
（１）〜（３）を順次に説明する。
抵抗形成法を示すもので、各々の図に対応する工程
（１）〜（３）を順次に説明する。
【００１４】（１）シリコン等の半導体基板１０の表面
を覆うシリコンオキサイド等の絶縁膜１２の上に比較的
抵抗率の高い材料としてポリシリコンを堆積してポリシ
リコン層１４を形成する。そして、ポリシリコン層１４
の上に比較的抵抗率の低い材料としてＷＳｉ等のシリサ
イドを堆積してシリサイド層１６を形成する。図１にお
いて、矢印Ａより左側の部分はアナログ回路を集積化す
べき部分であり、矢印Ｄより右側の部分はディジタル回
路を集積化すべき部分である。
を覆うシリコンオキサイド等の絶縁膜１２の上に比較的
抵抗率の高い材料としてポリシリコンを堆積してポリシ
リコン層１４を形成する。そして、ポリシリコン層１４
の上に比較的抵抗率の低い材料としてＷＳｉ等のシリサ
イドを堆積してシリサイド層１６を形成する。図１にお
いて、矢印Ａより左側の部分はアナログ回路を集積化す
べき部分であり、矢印Ｄより右側の部分はディジタル回
路を集積化すべき部分である。
【００１５】（２）次に、ポリシリコン層１４及びシリ
サイド層１６の積層（ポリサイド層）の上に所望の低抵
抗パターン及び高抵抗パターンに対応してレジスト層を
配置し、これらのレジスト層をマスクとしてポリサイド
層を選択的にエッチングすることによりパターニングを
行なう。この後、レジスト層を除去する。この結果、低
抵抗パターンに対応するポリシリコン残存部１４Ｄ及び
シリサイド残存部１６Ｄからなる低抵抗ＲＤが形成され
ると共に、高抵抗パターンに対応してポリシリコン残存
部１４Ａ及びシリサイド残存部１６Ａが残される。
サイド層１６の積層（ポリサイド層）の上に所望の低抵
抗パターン及び高抵抗パターンに対応してレジスト層を
配置し、これらのレジスト層をマスクとしてポリサイド
層を選択的にエッチングすることによりパターニングを
行なう。この後、レジスト層を除去する。この結果、低
抵抗パターンに対応するポリシリコン残存部１４Ｄ及び
シリサイド残存部１６Ｄからなる低抵抗ＲＤが形成され
ると共に、高抵抗パターンに対応してポリシリコン残存
部１４Ａ及びシリサイド残存部１６Ａが残される。
【００１６】（３）次に、矢印Ａより左側の部分を露出
し且つ矢印Ｄより右側の部分を覆うように基板上面にレ
ジスト層を配置した後、このレジスト層をマスクとして
選択エッチングを行なうことによりシリサイド残存部１
６Ａを除去する。この後、レジスト層を除去する。この
結果、ポリシリコン残存部１４Ａからなる高抵抗ＲＡが
得られる。
し且つ矢印Ｄより右側の部分を覆うように基板上面にレ
ジスト層を配置した後、このレジスト層をマスクとして
選択エッチングを行なうことによりシリサイド残存部１
６Ａを除去する。この後、レジスト層を除去する。この
結果、ポリシリコン残存部１４Ａからなる高抵抗ＲＡが
得られる。
【００１７】この場合、選択エッチング処理では、ポリ
シリコン残存部１４Ａの両端部に対応してシリサイド残
存部１６Ａの第１及び第２の部分１６ａ及び１６ｂを残
存させるようにエッチングを行ない、該第１及び第２の
部分１６ａ及び１６ｂを高抵抗ＲＡの端子として使用す
るようにしてもよい。端子を形成する別の方法として
は、ポリシリコン残存部１４Ａの両端に位置すべき部分
に予め導電層を形成しておく方法を用いてもよい。
シリコン残存部１４Ａの両端部に対応してシリサイド残
存部１６Ａの第１及び第２の部分１６ａ及び１６ｂを残
存させるようにエッチングを行ない、該第１及び第２の
部分１６ａ及び１６ｂを高抵抗ＲＡの端子として使用す
るようにしてもよい。端子を形成する別の方法として
は、ポリシリコン残存部１４Ａの両端に位置すべき部分
に予め導電層を形成しておく方法を用いてもよい。
【００１８】上記した抵抗形成法によれば、低抵抗ＲＤ
の形成工程にシリサイド残存部１６Ａの除去工程を追加
するだけで簡単に低抵抗ＲＤ及び高抵抗ＲＡが得られ
る。また、図２の工程にてゲート電極等の電極パターン
又は配線パターンに従ってパターニングを行なうと、低
抵抗ＲＤと同様にポリサイドからなる電極又は配線が得
られる。なお、パターニングの前に例えば図１の矢印Ａ
より左側の部分でシリサイド層１６をエッチ除去してポ
リシリコン層１４の一部を露出させ、この後同時パター
ニングにより低抵抗ＲＤ及び高抵抗ＲＡを得るようにし
てもよい。この方法の方が高抵抗ＲＡが高精度となる。
の形成工程にシリサイド残存部１６Ａの除去工程を追加
するだけで簡単に低抵抗ＲＤ及び高抵抗ＲＡが得られ
る。また、図２の工程にてゲート電極等の電極パターン
又は配線パターンに従ってパターニングを行なうと、低
抵抗ＲＤと同様にポリサイドからなる電極又は配線が得
られる。なお、パターニングの前に例えば図１の矢印Ａ
より左側の部分でシリサイド層１６をエッチ除去してポ
リシリコン層１４の一部を露出させ、この後同時パター
ニングにより低抵抗ＲＤ及び高抵抗ＲＡを得るようにし
てもよい。この方法の方が高抵抗ＲＡが高精度となる。
【００１９】ポリシリコンからなる抵抗ＲＡは、抵抗値
のばらつきが少ないので、高精度のアナログ回路に用い
るのに適している。また、ポリサイドからなる電極乃至
配線は抵抗値が小さいので、高速ロジック回路に用いる
のに適している。
のばらつきが少ないので、高精度のアナログ回路に用い
るのに適している。また、ポリサイドからなる電極乃至
配線は抵抗値が小さいので、高速ロジック回路に用いる
のに適している。
【００２０】図４〜６は、この発明の第２の実施例によ
る抵抗形成法を示すもので、図１〜３と同様の部分には
同様の符号を付して詳細な説明を省略する。
る抵抗形成法を示すもので、図１〜３と同様の部分には
同様の符号を付して詳細な説明を省略する。
【００２１】図４の工程では、半導体基板１０の表面を
覆う絶縁膜１２の上にポリシリコン層１４を形成した
後、矢印Ａより左側でポリシリコン層１４の上にＳｉＯ
2 等の絶縁層１８を形成する。具体的には、ＣＶＤ法等
によりポリシリコン層１４上にＳｉＯ2 層を形成した
後、このＳｉＯ2層を不要な部分（矢印Ｄより右側の部
分）でエッチ除去する。この後、ポリシリコン層１４及
び絶縁層１８を覆ってシリサイド層１６を形成する。
覆う絶縁膜１２の上にポリシリコン層１４を形成した
後、矢印Ａより左側でポリシリコン層１４の上にＳｉＯ
2 等の絶縁層１８を形成する。具体的には、ＣＶＤ法等
によりポリシリコン層１４上にＳｉＯ2 層を形成した
後、このＳｉＯ2層を不要な部分（矢印Ｄより右側の部
分）でエッチ除去する。この後、ポリシリコン層１４及
び絶縁層１８を覆ってシリサイド層１６を形成する。
【００２２】次に、図５の工程では、ポリシリコン１４
及びシリサイド層１６の積層とポリシリコン層１４、絶
縁層１８及びシリサイド層１６の積層とをそれぞれ低抵
抗パターンと高抵抗パターンとに従って同時的にパター
ニングする。この結果、低抵抗パターンに対応するポリ
シリコン残存部１４Ｄ及びシリサイド残存部１６Ｄから
なる低抵抗ＲＤが形成されると共に、高抵抗パターンに
対応するポリシリコン残存部１４Ａからなる高抵抗ＲＡ
が形成される。この場合、絶縁層１８の残存部１８Ａ
は、ポリシリコン残存部１４Ａとシリサイド残存部１６
Ａとを電気的に分離することによりシリサイド残存部１
６Ａが抵抗として働くのを阻止する。
及びシリサイド層１６の積層とポリシリコン層１４、絶
縁層１８及びシリサイド層１６の積層とをそれぞれ低抵
抗パターンと高抵抗パターンとに従って同時的にパター
ニングする。この結果、低抵抗パターンに対応するポリ
シリコン残存部１４Ｄ及びシリサイド残存部１６Ｄから
なる低抵抗ＲＤが形成されると共に、高抵抗パターンに
対応するポリシリコン残存部１４Ａからなる高抵抗ＲＡ
が形成される。この場合、絶縁層１８の残存部１８Ａ
は、ポリシリコン残存部１４Ａとシリサイド残存部１６
Ａとを電気的に分離することによりシリサイド残存部１
６Ａが抵抗として働くのを阻止する。
【００２３】この後、図６の工程では、酸化処理を行な
い、残存部１４Ｄ及び１６Ｄには酸化膜２０Ｄを、残存
部１４Ａ及び１６Ａには酸化膜２０Ａをそれぞれ形成す
る。
い、残存部１４Ｄ及び１６Ｄには酸化膜２０Ｄを、残存
部１４Ａ及び１６Ａには酸化膜２０Ａをそれぞれ形成す
る。
【００２４】図４〜６の抵抗形成法によれば、低抵抗Ｒ
Ｄの形成工程に絶縁層１８の形成工程を追加するだけで
簡単に低抵抗ＲＤ及び高抵抗ＲＡが得られる。また、図
５の工程にてゲート電極等の電極パターン又は配線パタ
ーンに従ってパターニングを行なうと、低抵抗ＲＤと同
様にポリサイドからなる電極又は配線が得られる。
Ｄの形成工程に絶縁層１８の形成工程を追加するだけで
簡単に低抵抗ＲＤ及び高抵抗ＲＡが得られる。また、図
５の工程にてゲート電極等の電極パターン又は配線パタ
ーンに従ってパターニングを行なうと、低抵抗ＲＤと同
様にポリサイドからなる電極又は配線が得られる。
【００２５】図７は、この発明の第３の実施例による抵
抗形成法を説明するためのもので、図４〜６と同様の部
分には同様の符号を付して詳細な説明を省略する。
抗形成法を説明するためのもので、図４〜６と同様の部
分には同様の符号を付して詳細な説明を省略する。
【００２６】図７の実施例の特徴は、図４の工程で絶縁
層１８を選択的にエッチングする際に絶縁層１８に第１
及び第２の端子孔を形成しておき、図５の工程でパター
ニングを行なう際にシリサイド層１６の第１及び第２の
部分１６ａ及び１６ｂを第１及び第２の端子孔に対応し
て残存させ、端子として役立たせるようにしたことであ
る。この場合、シリサイド残存部１６Ａは、溝等により
第１及び第２の部分１６ａ及び１６ｂから電気的に分離
するか又はすべてエッチ除去して残さないようにする。
層１８を選択的にエッチングする際に絶縁層１８に第１
及び第２の端子孔を形成しておき、図５の工程でパター
ニングを行なう際にシリサイド層１６の第１及び第２の
部分１６ａ及び１６ｂを第１及び第２の端子孔に対応し
て残存させ、端子として役立たせるようにしたことであ
る。この場合、シリサイド残存部１６Ａは、溝等により
第１及び第２の部分１６ａ及び１６ｂから電気的に分離
するか又はすべてエッチ除去して残さないようにする。
【００２７】なお、図４〜６の抵抗形成法にあっては、
図７に示した端子形成法に限らず、ポリシリコン残存部
１４Ａの両端に位置すべき部分に予め端子用導電層を形
成しておく方法も用いることができる。
図７に示した端子形成法に限らず、ポリシリコン残存部
１４Ａの両端に位置すべき部分に予め端子用導電層を形
成しておく方法も用いることができる。
【００２８】
【発明の効果】以上のように、この発明によれば、高抵
抗についてはシリサイド等の抵抗材層の一部をエッチ除
去する工程又は分離用の絶縁層を形成する工程を追加す
るだけで殆どの工程を低抵抗（又は電極あるいは配線）
の形成工程と共通にしたので、少ない工程数で低抵抗
（又は電極あるいは配線）と高抵抗とを形成することが
でき、コスト低減が可能となる効果が得られるものであ
る。
抗についてはシリサイド等の抵抗材層の一部をエッチ除
去する工程又は分離用の絶縁層を形成する工程を追加す
るだけで殆どの工程を低抵抗（又は電極あるいは配線）
の形成工程と共通にしたので、少ない工程数で低抵抗
（又は電極あるいは配線）と高抵抗とを形成することが
でき、コスト低減が可能となる効果が得られるものであ
る。
【図１】〜
【図３】 この発明の第１の実施例による抵抗形成法を
示す基板断面図である。
示す基板断面図である。
【図４】〜
【図６】 この発明の第２の実施例による抵抗形成法を
示す基板断面図である。
示す基板断面図である。
【図７】 この発明の第３の実施例による抵抗形成法を
説明するための基板断面図である。
説明するための基板断面図である。
１０：半導体基板、１２：絶縁膜、１４：ポリシリコン
層、１６：シリサイド層、１８：絶縁層、ＲＡ：高抵
抗、ＲＤ：低抵抗。
層、１６：シリサイド層、１８：絶縁層、ＲＡ：高抵
抗、ＲＤ：低抵抗。
Claims (4)
- 【請求項１】（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程
と、 （ｂ）前記第１の抵抗材層に重ねて比較的抵抗率の低い
抵抗材を被着して第２の抵抗材層を形成する工程と、 （ｃ）前記第１及び第２の抵抗材層の積層において該第
２の抵抗材層を所望の部分でエッチ除去して前記第１の
抵抗材層の一部を露出させた後前記積層及び前記第１の
抵抗材層の露出部をそれぞれ第１及び第２の抵抗パター
ンに従って同時的にパターニングするか又は前記積層を
前記第１及び第２の抵抗パターンに従って同時的にパタ
ーニングした後該第２の抵抗パターンに対応する部分で
前記第２の抵抗材層の残存部をエッチ除去することによ
り前記第１の抵抗パターンに対応する前記積層の残存部
からなる第１の抵抗と前記第２の抵抗パターンに対応す
る前記第１の抵抗材層の残存部からなる第２の抵抗とを
形成する工程とを含む抵抗形成法。 - 【請求項２】（ａ）基板の絶縁性表面に抵抗材を被着し
て抵抗材層を形成する工程と、 （ｂ）前記抵抗材層に重ねて導電材を被着して導電材層
を形成する工程と、 （ｃ）前記抵抗材層及び前記導電材層の積層において該
導電材層を所望の部分でエッチ除去して前記抵抗材層の
一部を露出させた後前記積層及び前記抵抗材層の露出部
をそれぞれ導電パターン及び抵抗パターンに従って同時
的にパターニングするか又は前記積層を前記導電パター
ン及び抵抗パターンに従って同時的にパターニングした
後該抵抗パターンに対応する部分で前記導電材層の残存
部をエッチ除去することにより前記導電パターンに対応
する前記積層の残存部からなる電極又は配線と前記抵抗
パターンに対応する前記抵抗材層の残存部からなる抵抗
とを形成する工程とを含む抵抗形成法。 - 【請求項３】（ａ）基板の絶縁性表面に比較的抵抗率の
高い抵抗材を被着して第１の抵抗材層を形成する工程
と、 （ｂ）前記第１の抵抗材層の一部に重ねて絶縁層を形成
する工程と、 （ｃ）前記第１の抵抗材層及び前記絶縁層に重ねて比較
的抵抗率の低い抵抗材を被着して第２の抵抗材層を形成
する工程と、 （ｄ）前記第１及び第２の抵抗材層からなる第１の積層
と前記第１の抵抗材層、前記絶縁層及び前記第２の抵抗
材層からなる第２の積層とをそれぞれ第１の抵抗パター
ンと第２の抵抗パターンとに従って同時的にパターニン
グすることにより該第１の抵抗パターンに対応して残存
する該第１の積層の一部分からなる第１の抵抗と該第２
の抵抗パターンに対応して残存し且つ前記絶縁層により
前記第２の抵抗材層の残存部から電気的に分離された前
記第１の抵抗材層の残存部からなる第２の抵抗とを形成
する工程とを含む抵抗形成法。 - 【請求項４】（ａ）基板の絶縁性表面に抵抗材を被着し
て抵抗材層を形成する工程と、 （ｂ）前記抵抗材層の一部に重ねて絶縁層を形成する工
程と、 （ｃ）前記抵抗材層及び前記絶縁層に重ねて導電材を被
着して導電材層を形成する工程と、 （ｄ）前記抵抗材層及び前記導電材層からなる第１の積
層と前記抵抗材層、前記絶縁層及び前記導電材層からな
る第２の積層とをそれぞれ導電パターンと抵抗パターン
とに従って同時的にパターニングすることにより該導電
パターンに対応して残存する該第１の積層の一部分から
なる電極又は配線と該抵抗パターンに対応して残存し且
つ前記絶縁層により前記導電材層の残存部から電気的に
分離された前記抵抗材層の残存部からなる抵抗とを形成
する工程とを含む抵抗形成法。
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|---|---|---|---|
| JP03331131A JP3136714B2 (ja) | 1991-11-20 | 1991-11-20 | 抵抗形成法 |
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1991
- 1991-11-20 JP JP03331131A patent/JP3136714B2/ja not_active Expired - Lifetime
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