JPH0620101B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0620101B2 JPH0620101B2 JP23205486A JP23205486A JPH0620101B2 JP H0620101 B2 JPH0620101 B2 JP H0620101B2 JP 23205486 A JP23205486 A JP 23205486A JP 23205486 A JP23205486 A JP 23205486A JP H0620101 B2 JPH0620101 B2 JP H0620101B2
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- conductive layer
- layer
- contact hole
- conductive
- semiconductor device
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特にそのコンタクト電極
構造に関するものである。
構造に関するものである。
［従来の技術］ 第４図は従来の半導体装置のコンタクト電極構造を示し
たものであり、（ａ）は平面図、（ｂ）は（ａ）のＸ−
Ｙ線断面図である。
たものであり、（ａ）は平面図、（ｂ）は（ａ）のＸ−
Ｙ線断面図である。
第４図（ｂ）において、半導体基板１上に絶縁層２を介
して第１の導電層３が形成され、この導電層３上には絶
縁層４が形成されている。この絶縁層４上の所定箇所に
は、第２の導電層５が形成され、その上には絶縁層６を
介して第３の導電層８が形成されている。そして、この
第３の導電層８上には絶縁層９が形成されている。前記
導電層３，５，８は、たとえばポリサイド膜のような２
層あるいはそれ以上の多層膜の場合もある。第２の導電
層５と第３の導電層８間の絶縁層６には、コンタクトホ
ール７が設けられており、このコンタクトホール７を介
して第２の導電層５と第３の導電層８とが電気的に接続
されている。
して第１の導電層３が形成され、この導電層３上には絶
縁層４が形成されている。この絶縁層４上の所定箇所に
は、第２の導電層５が形成され、その上には絶縁層６を
介して第３の導電層８が形成されている。そして、この
第３の導電層８上には絶縁層９が形成されている。前記
導電層３，５，８は、たとえばポリサイド膜のような２
層あるいはそれ以上の多層膜の場合もある。第２の導電
層５と第３の導電層８間の絶縁層６には、コンタクトホ
ール７が設けられており、このコンタクトホール７を介
して第２の導電層５と第３の導電層８とが電気的に接続
されている。
また、第１の導電層３上の他の箇所には、絶縁層４，
６，９を介して第４の導電層１１が形成されている。第
１の導電層３と第４の導電層１１間の絶縁層４，６，９
にコンタクトホール１０が設けられており、このコンタ
クトホール１０を介して第１の導電層３と第４の導電層
１１とが電気的に接続されている。
６，９を介して第４の導電層１１が形成されている。第
１の導電層３と第４の導電層１１間の絶縁層４，６，９
にコンタクトホール１０が設けられており、このコンタ
クトホール１０を介して第１の導電層３と第４の導電層
１１とが電気的に接続されている。
このように、第２の導電層５と第３の導電層８間、第１
の導電層３と第４の導電層１１間をそれぞれ電気的に接
続するためには、面方向にずれた位置に２つのコンタク
トホール７，１０を設けなければならない。
の導電層３と第４の導電層１１間をそれぞれ電気的に接
続するためには、面方向にずれた位置に２つのコンタク
トホール７，１０を設けなければならない。
また、電気的に接続する２つの導電層間に他の導電層が
ない場合、すなわち、第５図に示すように、第１の導電
層３と第２の導電層５間、および、第３の導電層８と第
４の導電層１１間をそれぞれ電気的に接続する場合に
は、面方向の同じ位置に両方のコンタクトホール１７，
１８を形成することができる。しかしながら、この場合
には、パターニング工程を２回行なわなければならな
い。
ない場合、すなわち、第５図に示すように、第１の導電
層３と第２の導電層５間、および、第３の導電層８と第
４の導電層１１間をそれぞれ電気的に接続する場合に
は、面方向の同じ位置に両方のコンタクトホール１７，
１８を形成することができる。しかしながら、この場合
には、パターニング工程を２回行なわなければならな
い。
［発明が解決しようとする問題点］ このように従来のコンタクト電極構造においては、導電
層間の電気的接続の数だけコンタクトホールを設けなけ
ればならないため、コンタクトホールの数が増加し、歩
留りを悪くする原因となっていた。特に、第ｎ層と第ｎ
＋１層間、第ｎ−１層と第ｎ＋２層間をそれぞれ電気的
に接続するような場合には、２つのコンタクトホールの
位置を面方向にずらして設けなければならないため、コ
ンタクトホールの占める面積が増加し、パターンレイア
ウト上問題があった。
層間の電気的接続の数だけコンタクトホールを設けなけ
ればならないため、コンタクトホールの数が増加し、歩
留りを悪くする原因となっていた。特に、第ｎ層と第ｎ
＋１層間、第ｎ−１層と第ｎ＋２層間をそれぞれ電気的
に接続するような場合には、２つのコンタクトホールの
位置を面方向にずらして設けなければならないため、コ
ンタクトホールの占める面積が増加し、パターンレイア
ウト上問題があった。
この発明は上記問題点を解消するためになされたもの
で、導電層間の２組の電気的接続または３つ以上の導電
層間の電気的接続を１つのコンタクトホールにより可能
とするコンタクト電極構造を提供することを目的とす
る。
で、導電層間の２組の電気的接続または３つ以上の導電
層間の電気的接続を１つのコンタクトホールにより可能
とするコンタクト電極構造を提供することを目的とす
る。
［問題点を解決するための手段］ この発明に係る半導体装置は、複数の導電層および絶縁
層からなる多層体に所定の導電層が露出するようにコン
タクトホールを設け、このコンタクトホール内部側面に
導体からなる接続層を設けてコンタクトホールの側面部
または底面部に露出した所定の導電層間の電気的接続を
行ない、さらにこの接続層の表面に絶縁膜を形成し、こ
の絶縁膜上で導電層間の他の電気的接続を行なってい
る。
層からなる多層体に所定の導電層が露出するようにコン
タクトホールを設け、このコンタクトホール内部側面に
導体からなる接続層を設けてコンタクトホールの側面部
または底面部に露出した所定の導電層間の電気的接続を
行ない、さらにこの接続層の表面に絶縁膜を形成し、こ
の絶縁膜上で導電層間の他の電気的接続を行なってい
る。
［作用］ この発明の半導体装置においては、コンタクトホールの
内部側面に設けた接続層で１組の導電層間の電気的接続
を行ない、その接続層表面に設けた絶縁膜上で他の１組
の導電層間の電気的接続を行なっているため、１つのコ
ンタクトホール内で導電層間の２つの電気的接続または
３つ以上の導電層間の電気的接続を実現することが可能
となっている。
内部側面に設けた接続層で１組の導電層間の電気的接続
を行ない、その接続層表面に設けた絶縁膜上で他の１組
の導電層間の電気的接続を行なっているため、１つのコ
ンタクトホール内で導電層間の２つの電気的接続または
３つ以上の導電層間の電気的接続を実現することが可能
となっている。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。
第１図（ａ）はこの発明の半導体装置の一実施例を示す
平面図、第１図（ｂ）は第１図（ａ）のＸ−Ｙ線断面図
である。この半導体装置の製造方法について説明する。
まず、基板１上に第１の導電層３、第２の導電層５、第
３の導電層８が絶縁層２，４，６を介して形成され、最
上層の第３の導電層８上には絶縁層９が形成される。そ
して上部から、絶縁層９、第３の導電層８、絶縁層６、
第２の導電層５を貫通して絶縁層４が露出するようにコ
ンタクトホール１２が設けられる。次に、このコンタク
トホール１２内部に導体膜を形成し、異方性エッチング
を行なうと、コンタクトホール１２の側面部以外の部分
が除去され、残った導体膜が、第２の導電層５と第３の
導電層８を接続する接続層１３となる。この接続層１３
の厚さは、コンタクトホール１２の径および深さ、コン
タクトホール１２内に形成する導体膜の膜厚、エッチン
グの際の異方性の度合等によって決まる。これは、ＭＯ
ＳトランジスタのＬＤＤ構造やＳＡＬＩＣＩＤＥ（Self
−Ａligned Ｓilicide）ＭＯＳトランジスタを作るプ
ロセスにおいて、ゲート電極の側面にシリコン酸化膜等
のサイドスペーサを残すのと同じプロセス技術である。
平面図、第１図（ｂ）は第１図（ａ）のＸ−Ｙ線断面図
である。この半導体装置の製造方法について説明する。
まず、基板１上に第１の導電層３、第２の導電層５、第
３の導電層８が絶縁層２，４，６を介して形成され、最
上層の第３の導電層８上には絶縁層９が形成される。そ
して上部から、絶縁層９、第３の導電層８、絶縁層６、
第２の導電層５を貫通して絶縁層４が露出するようにコ
ンタクトホール１２が設けられる。次に、このコンタク
トホール１２内部に導体膜を形成し、異方性エッチング
を行なうと、コンタクトホール１２の側面部以外の部分
が除去され、残った導体膜が、第２の導電層５と第３の
導電層８を接続する接続層１３となる。この接続層１３
の厚さは、コンタクトホール１２の径および深さ、コン
タクトホール１２内に形成する導体膜の膜厚、エッチン
グの際の異方性の度合等によって決まる。これは、ＭＯ
ＳトランジスタのＬＤＤ構造やＳＡＬＩＣＩＤＥ（Self
−Ａligned Ｓilicide）ＭＯＳトランジスタを作るプ
ロセスにおいて、ゲート電極の側面にシリコン酸化膜等
のサイドスペーサを残すのと同じプロセス技術である。
次に、この接続層１３表面を酸化または窒化するか、あ
るいは、この接続層１３上に酸化膜または窒化膜を堆積
することによって、絶縁膜１４を形成する。そして、異
方性エッチングを行なうことによって、コンタクトホー
ル１２の底面部に形成された絶縁膜１４および絶縁層４
を除去してコンタクトホール底部１５を開口させ、第１
の導電層３を露出させる。なお、絶縁層４がシリコン酸
化膜であり、絶縁膜１４がシリコン窒化膜である場合に
は、ＨＦを用いてシリコン酸化膜を選択的にエッチング
することにより絶縁層４だけを除去してコンタクトホー
ル底部１５を開口させることが可能である。
るいは、この接続層１３上に酸化膜または窒化膜を堆積
することによって、絶縁膜１４を形成する。そして、異
方性エッチングを行なうことによって、コンタクトホー
ル１２の底面部に形成された絶縁膜１４および絶縁層４
を除去してコンタクトホール底部１５を開口させ、第１
の導電層３を露出させる。なお、絶縁層４がシリコン酸
化膜であり、絶縁膜１４がシリコン窒化膜である場合に
は、ＨＦを用いてシリコン酸化膜を選択的にエッチング
することにより絶縁層４だけを除去してコンタクトホー
ル底部１５を開口させることが可能である。
さらに、絶縁層９上に導電層１１を形成すると、この導
電層１１はコンタクトホール１２を介して第１の導電層
３に電気的に接続されることになる。
電層１１はコンタクトホール１２を介して第１の導電層
３に電気的に接続されることになる。
このようにして、１つのコンタクトホール１２内におい
て、第２の導電層５と第３の導電層８が電気的に接続さ
れるとともに、第１の導電層３と第４の導電層１１が電
気的に接続されることになる。
て、第２の導電層５と第３の導電層８が電気的に接続さ
れるとともに、第１の導電層３と第４の導電層１１が電
気的に接続されることになる。
なお、第３の導電層８表面の絶縁層９については、初期
の膜厚が薄いと、接続層１３および絶縁膜１４の異方性
エッチングの際に除去されるおそれがある。これを防止
するためには、この絶縁層９の初期の膜厚を厚くする
か、異方性エッチングの際に絶縁層９に選択性を持たせ
て絶縁層９だけが選択的にエッチングされないようにす
ればよい。
の膜厚が薄いと、接続層１３および絶縁膜１４の異方性
エッチングの際に除去されるおそれがある。これを防止
するためには、この絶縁層９の初期の膜厚を厚くする
か、異方性エッチングの際に絶縁層９に選択性を持たせ
て絶縁層９だけが選択的にエッチングされないようにす
ればよい。
第２図は、この発明の他の実施例を示す断面図である。
この実施例は第１図の実施例の第３の導電層８がないも
のであり、基板１上に第１の導電層３、第２の導電層５
が絶縁層２，４を介して積層され、上部から、第２の導
電層５および絶縁層４を貫通するコンタクトホール１２
が設けられている。そして、コンタクトホール１２の底
面部に露出した第１の導電層３と側面部に露出した第２
の導電層５とが、接続層１３によって接続されている。
第２の導電層５表面および接続層１３表面は、それぞれ
絶縁層６、絶縁膜１４で覆われており、これらの絶縁層
６および絶縁膜１４上には、第１図の実施例の第４の導
電層１１に対応する第３の導電層１６が設けられ、この
第３の導電層１６はコンタクトホール１２の底面部にお
いて第１の導電層３に接続されている。すなわち、この
実施例においては、１つのコンタクトホール１２内で、
第１の導電層３、第２の導電層５および第３の導電層１
６が接続されている。
この実施例は第１図の実施例の第３の導電層８がないも
のであり、基板１上に第１の導電層３、第２の導電層５
が絶縁層２，４を介して積層され、上部から、第２の導
電層５および絶縁層４を貫通するコンタクトホール１２
が設けられている。そして、コンタクトホール１２の底
面部に露出した第１の導電層３と側面部に露出した第２
の導電層５とが、接続層１３によって接続されている。
第２の導電層５表面および接続層１３表面は、それぞれ
絶縁層６、絶縁膜１４で覆われており、これらの絶縁層
６および絶縁膜１４上には、第１図の実施例の第４の導
電層１１に対応する第３の導電層１６が設けられ、この
第３の導電層１６はコンタクトホール１２の底面部にお
いて第１の導電層３に接続されている。すなわち、この
実施例においては、１つのコンタクトホール１２内で、
第１の導電層３、第２の導電層５および第３の導電層１
６が接続されている。
第３図は、この発明のさらに他の実施例を示す断面図で
ある。この実施例は、第１図の実施例において絶縁層４
をも貫通して第１の導電層３が露出するようにコンタク
トホール１２を設け、接続層１３によって第２の導電層
５および第３の導電層８を第１の導電層３に接続したも
のである。すなわち、この実施例においては、１つのコ
ンタクトホール１２内で、第１の導電層３、第２の導電
層５、第３の導電層８および第４の導電層１１が接続さ
れている。
ある。この実施例は、第１図の実施例において絶縁層４
をも貫通して第１の導電層３が露出するようにコンタク
トホール１２を設け、接続層１３によって第２の導電層
５および第３の導電層８を第１の導電層３に接続したも
のである。すなわち、この実施例においては、１つのコ
ンタクトホール１２内で、第１の導電層３、第２の導電
層５、第３の導電層８および第４の導電層１１が接続さ
れている。
以上の実施例において第１の導電層３は絶縁層２を介し
て基板１上に形成されているが、この導電層３が不純物
拡散層の場合には絶縁層２のない場合が一般的である。
また導電層３がＳＯＩ(Silicon on Ｉnsulator）のよ
うな場合には、絶縁層２上に不純物拡散層が形成されて
いる構造もあり得る。
て基板１上に形成されているが、この導電層３が不純物
拡散層の場合には絶縁層２のない場合が一般的である。
また導電層３がＳＯＩ(Silicon on Ｉnsulator）のよ
うな場合には、絶縁層２上に不純物拡散層が形成されて
いる構造もあり得る。
また、第１図の実施例においては第１と第４層目の導電
層間、第２、第３層目の導電層間が電気的に接続されて
いるが、一般的に第ｎ＋１層目から第ｎ＋ｘ層目までの
導電層間（ｘは２以上の整数）、第ｎ層と第ｎ＋ｘ＋１
層目の導電層間が電気的に接続されている場合も含む。
層間、第２、第３層目の導電層間が電気的に接続されて
いるが、一般的に第ｎ＋１層目から第ｎ＋ｘ層目までの
導電層間（ｘは２以上の整数）、第ｎ層と第ｎ＋ｘ＋１
層目の導電層間が電気的に接続されている場合も含む。
［発明の効果］ 以上のように、この発明によれば、１つのコンタクトホ
ールで導電層間の２組の電気的接続または３つ以上の導
電層間の電気的短絡が可能となるので、コンタクトホー
ルの数を少なくすることができるとともに、コンタクト
ホールの占有面積を減らすことができ、これによって、
歩留りの向上およびスペースの有効利用が可能となる。
ールで導電層間の２組の電気的接続または３つ以上の導
電層間の電気的短絡が可能となるので、コンタクトホー
ルの数を少なくすることができるとともに、コンタクト
ホールの占有面積を減らすことができ、これによって、
歩留りの向上およびスペースの有効利用が可能となる。
第１図はこの発明の半導体装置の一実施例を示し、
（ａ）は平面図、（ｂ）は断面図である。第２図は他の
実施例を示す断面図、第３図はさらに他の実施例を示す
断面図である。第４図は従来の半導体装置を示し、
（ａ）は平面図、（ｂ）は断面図である。第５図は従来
の半導体装置の他の例を示す断面図である。 図において、２，４，６，９は絶縁層、３，５，８，１
１，１６は導電層、１２はコンタクトホール、１３は接
続層、１４は絶縁膜である。 なお、図中同一符号は同一または相当部分を示す。
（ａ）は平面図、（ｂ）は断面図である。第２図は他の
実施例を示す断面図、第３図はさらに他の実施例を示す
断面図である。第４図は従来の半導体装置を示し、
（ａ）は平面図、（ｂ）は断面図である。第５図は従来
の半導体装置の他の例を示す断面図である。 図において、２，４，６，９は絶縁層、３，５，８，１
１，１６は導電層、１２はコンタクトホール、１３は接
続層、１４は絶縁膜である。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 毅代登 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 木下 靖史 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 西川 毅一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (6)
- 【請求項１】複数の導電層および絶縁層からなる多層体
に所定の導電層が露出するようにコンタクトホールを設
け、このコンタクトホールの内部側面に導体からなる接
続層を配設してコンタクトホールの側面部または底面部
に露出した所定の導電層間を電気的に接続し、さらにこ
の接続層の表面に絶縁膜を形成し、この絶縁膜上で導電
層間の他の電気的接続を行なってなることを特徴とする
半導体装置。 - 【請求項２】前記多層体は、少なくとも第１の導電層、
第２の導電層、第３の導電層、第４の導電層、およびそ
れらの間に配された絶縁層を含み、第１の導電層の表面
の一部が前記コンタクトホールの底面部に露出するとと
もに、第２の導電層および第３の導電層の一部が前記コ
ンタクトホールの側面部に露出し、第２の導電層と第３
の導電層とが前記接続層によって接続され、かつ、第１
の導電層と第４の導電層とが接続層表面の前記絶縁膜上
でコンタクトホール内において接続されていることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記多層体は、少なくとも第１の導電層、
第２の導電層、第３の導電層、第４の導電層、およびそ
れらの間に配された絶縁層を含み、第１の導電層の表面
の一部が前記コンタクトホールの底面部に露出するとと
もに、第２の導電層および第３の導電層の一部が前記コ
ンタクトホールの側面部に露出し、第１の導電層と第２
の導電層と第３の導電層とが前記接続層によって接続さ
れ、かつ、第１の導電層と第４の導電層とが接続層表面
の前記絶縁膜上でコンタクトホール内において接続され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。 - 【請求項４】前記多層体は、少なくとも第１の導電層、
第２の導電層、第３の導電層、およびそれらの間に配さ
れた絶縁層を含み、第１の導電層の表面の一部が前記コ
ンタクトホールの底面部に露出するとともに、第２の導
電層の一部が前記コンタクトホールの側面部に露出し、
第１の導電層と第２の導電層とが前記接続層によって接
続され、かつ、第１の導電層と第３の導電層とが接続層
表面の前記絶縁膜上でコンタクトホール内において接続
されていることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - 【請求項５】前記導電層は、金属膜、不純物を含む多結
晶シリコンもしくは不純物拡散層、またはこれらからな
る多層導電層であることを特徴とする特許請求の範囲第
１項ないし第４項のいずれかに記載の半導体装置。 - 【請求項６】前記絶縁層または前記絶縁膜は、酸化膜、
窒化膜またはこれらからなる多層膜であることを特徴と
する特許請求の範囲第１項ないし第５項のいずれかに記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205486A JPH0620101B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205486A JPH0620101B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386455A JPS6386455A (ja) | 1988-04-16 |
| JPH0620101B2 true JPH0620101B2 (ja) | 1994-03-16 |
Family
ID=16933245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23205486A Expired - Lifetime JPH0620101B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620101B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081928B2 (ja) * | 1986-12-17 | 1996-01-10 | 株式会社日立製作所 | 多層配線の接続配線構造の形成方法 |
| KR910013463A (ko) * | 1989-12-29 | 1991-08-08 | 김광호 | 반도체 소자의 개구형성방법 |
| JP2635429B2 (ja) * | 1990-05-08 | 1997-07-30 | 松下電子工業株式会社 | 半導体構造体及び半導体記憶装置並びにそれらの製造方法 |
| DE4122362A1 (de) * | 1991-07-05 | 1993-01-14 | Siemens Ag | Anordnung und verfahren zum kontaktieren von leitenden schichten |
-
1986
- 1986-09-29 JP JP23205486A patent/JPH0620101B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386455A (ja) | 1988-04-16 |
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