JP2011204997A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】ポリシリコン抵抗素子20とゲート電極16とを同一基板に有する半導体装置の製造方法であって、フィールド酸化膜4を形成する工程とゲート酸化膜6を形成する工程とポリシリコン膜8を形成する工程とブロック用シリコン酸化層10を形成する工程とタングステンシリサイド膜12を形成する工程とポリシリコン抵抗素子20とゲート電極16とを形成する工程とサイドウォールスペーサー用絶縁膜26を形成する工程とサイドウォールスペーサー28を形成する工程とを含み、タングステンシリサイド層18a、18bよりもサイドウォールスペーサー用絶縁膜26の方がエッチングされ易い条件でサイドウォールスペーサー用絶縁膜26をエッチバックする。
【選択図】図11
Description
次に、図13に示すように、熱酸化法等によりMOSトランジスタ用のゲート酸化膜106を、WELL領域102上であってフィールド酸化膜104に囲まれた領域(つまり、MOSトランジスタが将来形成される領域)に形成する。そして、CVD法等によりポリシリコン膜108を、フィールド酸化膜104及びゲート酸化膜106の全面を覆うようにして堆積させる。なお、ここで形成したポリシリコン膜108は、その後パターニングされ、後述するゲート電極116やポリシリコン抵抗素子120となる。
まず、図14に示すように、ポリシリコン膜108上であって、タングステンシリサイド膜112との電気的接触を避けなければならない部分(つまり、将来ポリシリコン抵抗素子120となる部分)に、絶縁体であるシリコン酸化膜(以下、「ブロック用シリコン酸化膜」ともいう)110を形成する。
その後、図15に示すように、ポリシリコン膜108及びブロック用シリコン酸化膜110の全面を覆うようにタングステンシリサイド膜112を堆積させる。こうすることで、ポリシリコン膜108上であってブロック用シリコン酸化膜110で覆われていない部分では、タングステンシリサイド膜112とポリシリコン膜108とが接触する。従って、この接触部分における抵抗値は低抵抗化する。なお、タングステンシリサイド膜112の堆積には、例えはスパッタリング法を用いる。
その後、ホトレジスト114をマスクにして異方性エッチングすることで、ホトレジスト114で覆われていなかったタングステンシリサイド膜112及びポリシリコン膜108をゲート酸化膜106上から除去する。その結果、図17に示すように、タングステンシリサイド膜118で上面を覆われたゲート電極116がゲート酸化膜106上に形成される。
そこで、このばらつきを低減させる方法として、図19に示した工程の後に、図23に示すように、サイドウォールスペーサー用絶縁膜126を介してポリシリコン抵抗素子120の上方をマスク層140で覆うことが開示されている(例えば、特許文献1を参照)。このマスク層140を形成する工程をMOSトランジスタの製造工程に追加することで、図20に示すエッチバック工程でのポリシリコン抵抗素子120の表面研削を防止することができる。なお、図24はこのマスク層140を含んだ半導体装置の完成断面図を示す。
そこで、本発明は、このような事情に鑑みてなされたものであって、工程数を増加させることなく、抵抗素子の厚さの均一性を良好に維持できるようにした半導体装置の製造方法及び半導体装置を提供することを目的とする。
さらに、このような方法であれば、ゲート電極上の合金膜と、抵抗素子の上方の合金膜とは同一の工程で同時に形成しており、従来の技術と比べて工程数の増加がない。つまり、抵抗素子を保護するためのマスク(例えば、図23に示したマスク層など)を別途形成する必要がなく、マスク層を形成するためのリソグラフィー、エッチング、アッシングの3つの工程は必要ない。従って、工程数を増加させることなく、抵抗素子の抵抗値のばらつきを低減することができる。
このような構成であれば、この半導体装置を上記の半導体装置の製造方法で製造することができるので、抵抗素子(つまり、第1の半導体膜)の表面の削れ量は従来技術と比較して低減され、抵抗素子の厚さの均一性は良好に維持される。このため、この半導体装置は抵抗素子の抵抗値のばらつきが低減したものとなる。
以下の実施の形態では、一例としてポリシリコン抵抗素子と、ゲート電極表面にタングステンシリサイドを備えたMOSトランジスタとが形成された半導体装置について説明する。
まず、図1に示すように、半導体基板(例えば、シリコン基板)1にWELL領域2を形成しておく。次に、例えばLOCOS法によってWELL領域2の表面を選択的に酸化し、その表面の一部(以下、「抵抗素子形成領域」ともいう)にフィールド酸化膜4を形成する。
そして、例えばCVD法によりポリシリコン膜8を、フィールド酸化膜4及びゲート酸化膜6の全面を覆うようにして堆積させる。なお、ここで形成したポリシリコン膜8は、その後パターニングされ、後述するゲート電極16やポリシリコン抵抗素子20となる。次に、ポリシリコン膜8に、N型又はP型の何れか一方の導電性を有する不純物をドーピングする。
このドーピングの際に、上記の不純物のドーピング量を調節することで、ポリシリコン抵抗素子20の抵抗値を所望の値に調整する。
まず、図3に示すように、ポリシリコン膜8であって、将来ポリシリコン抵抗素子20となる部分を覆うように、ブロック用シリコン酸化膜10を形成する。
ブロック用シリコン酸化膜10の形成については、例えばCVD法によりポリシリコン膜8の全面をシリコン酸化膜(図示せず)で覆うように堆積させた後、リソグラフィーによるパターニングとエッチングとによりシリコン酸化膜(つまり、ブロック用シリコン酸化膜10)を選択的にポリシリコン膜8上に残存させて形成する。
このサイドウォールスペーサー用絶縁膜26は、将来、エッチバックされてサイドウォールスペーサー28となる膜であり、例えばシリコン酸化膜やシリコン窒化膜が用いられる。しかしながら、これらの膜と同等の機能(例えば、マスクとしての機能)を有するのであればその材質に制限はない。
このエッチバックでは、タングステンシリサイド膜18a、18bとの選択比が高いガス(つまり、タングステンシリサイド膜18a、18bが、例えばサイドウォールスペーサー用絶縁膜26の材質よりもエッチングされ難いガス)を用いる。このため、タングステンシリサイド膜18a、18bの表面が露出した時点でエッチングは止まる。
次に、図11に示すように、各コンタクトホール36内を、例えばスパッタリング法によりアルミニウムやチタン等で充填し、各コンタクトホール36内に金属配線38を形成する。これにより、ポリシリコン抵抗素子20及びMOSトランジスタは他の素子と電気的に接続することができる。
その後、必要に応じて多層金属配線の形成やパッシベーション膜の形成を行うことによりMOSトランジスタとポリシリコン抵抗素子20を同一基板(図11では、WELL領域2)上に備えた半導体装置が完成する。
2、102 WELL領域
4、104 フィールド酸化膜
6、106 ゲート酸化膜
8、108 ポリシリコン膜
10、110 ブロック用シリコン酸化膜
12、112 タングステンシリサイド膜
14a、14b、22、30、114、122、130 ホトレジスト
16、116 ゲート電極
18a、18b、118 タングステンシリサイド膜
20、120 ポリシリコン抵抗素子
24、124 低濃度ソース・ドレイン
26、126 サイドウォールスペーサー用絶縁膜
28、128 サイドウォールスペーサー
32、132 高濃度ソース・ドレイン
34、134 層間絶縁膜
36、136 コンタクトホール
38、138 金属配線
140 マスク層
Claims (4)
- 抵抗素子と、ゲート電極を有する素子とを同一の半導体基板に有する半導体装置の製造方法であって、
前記半導体基板の第1の領域に第1の絶縁膜を形成する工程と、
前記半導体基板の第2の領域に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜及び前記第2の絶縁膜を覆うように、前記半導体基板上に半導体膜を形成する工程と、
前記第1の領域の前記半導体膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜を覆うように、前記半導体膜上に半導体と金属との合金からなる合金膜を形成する工程と、
前記第1の領域の前記合金膜上及び前記第2の領域の前記合金膜上にそれぞれマスクパターンを形成する工程と、
前記マスクパターン下から露出している前記合金膜及び前記半導体膜を順次エッチングして、前記第1の絶縁膜上に前記抵抗素子を形成すると共に、前記第2の絶縁膜上に前記ゲート電極を形成する工程と、
前記抵抗素子及び前記ゲート電極を覆うように、前記半導体基板上に第4の絶縁膜を形成する工程と、
前記第4の絶縁膜をエッチバックして、前記抵抗素子の側面及び前記ゲート電極の側面にそれぞれサイドウォールを形成する工程と、を含み、
前記サイドウォールを形成する工程では、前記合金膜よりも前記第4の絶縁膜の方がエッチングされ易い条件で、前記第4の絶縁膜をエッチバックすることを特徴とする半導体装置の製造方法。 - 前記マスクパターンを形成する工程では、前記第3の絶縁膜上に位置する前記合金膜の一部を前記マスクパターン下から露出させておき、
前記抵抗素子及び前記ゲート電極を形成する工程では、前記第3の絶縁膜よりも前記合金膜及び前記半導体膜の方がエッチングされ易い条件で、前記合金膜及び前記半導体膜を順次エッチングすることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記半導体膜を形成する工程では、前記半導体膜として多結晶シリコン膜またはアモルファスシリコン膜を形成し、
前記合金膜を形成する工程では、前記合金膜としてシリサイド膜を形成し、前記第4の絶縁膜を形成する工程では、前記第4の絶縁膜としてシリコン酸化膜又はシリコン窒化膜の何れか一方を形成し、
前記サイドウォールを形成する工程では、前記第4の絶縁膜を、四フッ化メタンを含むガスを用いてエッチングすることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 - 抵抗素子と、ゲート電極を有する素子とを同一の半導体基板に有する半導体装置であって、
前記半導体基板の第1の領域に形成された第1の絶縁膜と、
前記半導体基板の第2の領域に形成された第2の絶縁膜と、
前記第1の絶縁膜上に形成された第1の半導体膜と、
前記第2の絶縁膜上に形成された第2の半導体膜と、
前記第1の半導体膜上に形成された第3の絶縁膜と、
前記第3の絶縁膜上に形成された、半導体と金属との合金からなる第1の合金膜と、
前記第2の半導体膜上に形成された、半導体と金属との合金からなる第2の合金膜と、
前記第1の半導体膜の側面及び前記第2の半導体膜の側面にそれぞれ形成されたサイドウォールと、を含むことを特徴とする半導体装置。
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