JPH02105554A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02105554A JPH02105554A JP25842388A JP25842388A JPH02105554A JP H02105554 A JPH02105554 A JP H02105554A JP 25842388 A JP25842388 A JP 25842388A JP 25842388 A JP25842388 A JP 25842388A JP H02105554 A JPH02105554 A JP H02105554A
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- metal film
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線構造を有する半導体装置およびその製
造方法に関する。
造方法に関する。
従来、半導体基板上に多層配線構造を形成する際に、上
層の配線層と下層の配線層が反応を起す場合には別の反
応を生じない金属を配線層の接続部に形成する。
層の配線層と下層の配線層が反応を起す場合には別の反
応を生じない金属を配線層の接続部に形成する。
第２図（ａ）乃至（ｄ）は、従来の多層配線構造の層間
接続法を示す断面図である。
接続法を示す断面図である。
第２図（ａ）はシリコン基板１に第１の絶縁膜２（例え
ば酸化膜）を２００ＯＡ厚に形成し、スパッタ法により
アルミニウム膜を約０．６μ乃至１．３μｍ厚に堆積し
た後、写真蝕刻法によりバターニングして第１の配線Ｎ
３を形成し、次に、第２の絶縁膜４を約１μ重乃至２μ
ｍの厚さに形成したところである。
ば酸化膜）を２００ＯＡ厚に形成し、スパッタ法により
アルミニウム膜を約０．６μ乃至１．３μｍ厚に堆積し
た後、写真蝕刻法によりバターニングして第１の配線Ｎ
３を形成し、次に、第２の絶縁膜４を約１μ重乃至２μ
ｍの厚さに形成したところである。
次に、第２図（ｂ）に示すように写真蝕刻法により異方
性エツチングを行ない第２の絶縁膜４に開孔５を設ける
。
性エツチングを行ない第２の絶縁膜４に開孔５を設ける
。
次いで、スパッタリング法により例えばチタン膜を約０
．２μｍ厚さに堆積し金属膜６を配置する（第２図（Ｃ
））。
．２μｍ厚さに堆積し金属膜６を配置する（第２図（Ｃ
））。
その後、第２図（ｄ）に示すようにレジストを堆積し、
パターニングした後、例えば金を１μｍ乃至５μｍ厚さ
にメツキ法により堆積し、第２の配線層８を形成し、そ
の後、レジストを除去し、続いて、第２の配線層８をマ
スクにして金属膜６を除去していた。
パターニングした後、例えば金を１μｍ乃至５μｍ厚さ
にメツキ法により堆積し、第２の配線層８を形成し、そ
の後、レジストを除去し、続いて、第２の配線層８をマ
スクにして金属膜６を除去していた。
［発明が解決しようとする課題１
上述した従来の半導体製造方法においては、第２の絶縁
膜４の開孔５に金属膜６をスパッタリング法において形
成する際に、第１の配線層３との接触部端において金属
膜６のくびれ７が生じ、上層の第２の配線層８形成後に
第１の配線Ｎ３と第２の配線層８との間の反応防止膜と
なる金属膜６の実行的な膜厚が薄くなり、後工程の熱処
理による配線間の反応を抑制することが困難となる。こ
のため、配線間の反応によるコンタクト抵抗の増大ある
いは第１の配線層３と第２の配線層８間のオーブン不良
といった問題点が生じるという欠点がある。
膜４の開孔５に金属膜６をスパッタリング法において形
成する際に、第１の配線層３との接触部端において金属
膜６のくびれ７が生じ、上層の第２の配線層８形成後に
第１の配線Ｎ３と第２の配線層８との間の反応防止膜と
なる金属膜６の実行的な膜厚が薄くなり、後工程の熱処
理による配線間の反応を抑制することが困難となる。こ
のため、配線間の反応によるコンタクト抵抗の増大ある
いは第１の配線層３と第２の配線層８間のオーブン不良
といった問題点が生じるという欠点がある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体素子が形成さ
れた半導体基板上の第１の絶縁膜上に、第１の配線層と
該第１の配線層上に設けられた第１の金属膜とからなる
積層構造を形成する工程と、第２の絶ｉ膜を前記積層構
造上および前記半導体基板上に形成する工程と、前記第
２の絶縁膜に前記第１の金属膜に到達する開孔を形成す
る工程と、前記第２の絶縁膜上および前記開孔において
露出した前記第１の金属膜上に第２の金属膜を形成する
工程と、前記開孔を埋め込むように第２の配線層を形成
する工程と、前記第２の配線層をマスクとして前記第２
の金属膜を除去する工程とを有している。
れた半導体基板上の第１の絶縁膜上に、第１の配線層と
該第１の配線層上に設けられた第１の金属膜とからなる
積層構造を形成する工程と、第２の絶ｉ膜を前記積層構
造上および前記半導体基板上に形成する工程と、前記第
２の絶縁膜に前記第１の金属膜に到達する開孔を形成す
る工程と、前記第２の絶縁膜上および前記開孔において
露出した前記第１の金属膜上に第２の金属膜を形成する
工程と、前記開孔を埋め込むように第２の配線層を形成
する工程と、前記第２の配線層をマスクとして前記第２
の金属膜を除去する工程とを有している。
〔作 用］
反応防止膜となる金属膜のくびれが発生する部分の下層
にあらかじめ金属膜を形成しておくことにより、金属膜
の薄膜化を回避し、コンタクト抵抗の増大等の問題を除
去でき、信頼性の高い半導体装置を提供できる。
にあらかじめ金属膜を形成しておくことにより、金属膜
の薄膜化を回避し、コンタクト抵抗の増大等の問題を除
去でき、信頼性の高い半導体装置を提供できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）乃至（ｄ）は本発明の一実施例の工程例の
工程順縦断面図である。
工程順縦断面図である。
まず第１図（ａ）に示すように、シリコン基板１１上に
例えば厚さが２００ＯＡの酸化膜を形成して第１の絶縁
膜１２を配置する。次いで、スパッタ法によりアルミニ
ウム膜を約０．６乃至１．３ＪＩＩ１１の厚さに堆積さ
せた後、例えばチタン膜を約０．２μｍ厚さにスパッタ
法により堆積し、写真蝕刻法によりチタン膜、アルミニ
ウム膜を順次パターニングして第１の配線Ｈ１３および
第１の金属膜１４を形成する。
例えば厚さが２００ＯＡの酸化膜を形成して第１の絶縁
膜１２を配置する。次いで、スパッタ法によりアルミニ
ウム膜を約０．６乃至１．３ＪＩＩ１１の厚さに堆積さ
せた後、例えばチタン膜を約０．２μｍ厚さにスパッタ
法により堆積し、写真蝕刻法によりチタン膜、アルミニ
ウム膜を順次パターニングして第１の配線Ｈ１３および
第１の金属膜１４を形成する。
次いで、第１図（ｂ）に示すように、第２の絶縁膜１５
を約１乃至２μｍの厚さに形成し、写真蝕刻法により異
方性エツチングで開孔１６を設ける。
を約１乃至２μｍの厚さに形成し、写真蝕刻法により異
方性エツチングで開孔１６を設ける。
その後、第１図（Ｃ）に示すようにスパッタリング法に
より第２の金属膜１７（例えばチタン膜）を０．１μ乃
至０．２７１１１被着する。
より第２の金属膜１７（例えばチタン膜）を０．１μ乃
至０．２７１１１被着する。
次に、例えば約１μｍ乃至５μｍの厚さにレジストをパ
ターニングし、メツキ法により金を１μｍ乃至５胛厚さ
に形成し、次に、第２の配線層１８を配置する０次に、
第２の金属膜エフを第２の配線層１８をマスクとして蝕
刻し、第１図（ｄ）の構造を得る９以上の製造方法によ
れば、第２の金属膜１７の開孔１６でのくびれの下層に
は第１の金属膜が存在するため、第１の配線ＪＷ１３と
第２の配線Ｎ１８の反応が促進することはなく、高信願
性の半導体装置を製造することが可能である。なお、こ
の方法において第２の金ＪＦｉＦｉｌＴ上にスパッタリ
ング法により白金あるいは金を０５μｍ乃至１μ厚さに
被着した後に第２の配線［１８をメツキ法で形成しても
よい。
ターニングし、メツキ法により金を１μｍ乃至５胛厚さ
に形成し、次に、第２の配線層１８を配置する０次に、
第２の金属膜エフを第２の配線層１８をマスクとして蝕
刻し、第１図（ｄ）の構造を得る９以上の製造方法によ
れば、第２の金属膜１７の開孔１６でのくびれの下層に
は第１の金属膜が存在するため、第１の配線ＪＷ１３と
第２の配線Ｎ１８の反応が促進することはなく、高信願
性の半導体装置を製造することが可能である。なお、こ
の方法において第２の金ＪＦｉＦｉｌＴ上にスパッタリ
ング法により白金あるいは金を０５μｍ乃至１μ厚さに
被着した後に第２の配線［１８をメツキ法で形成しても
よい。
〔発明の効果］
以上説明したように本発明は、反応防止膜となる金属膜
のくびれが発生する部分の下層にあらかじめ金属膜を形
成することにより、第２の配線層の下での金ｇ膜厚を帯
に充分な厚さに確保でき、これにより、第１の配線層と
第２の配線層の反応を防止でき、コンタクト抵抗値の増
大、オーブン不良といった問題点を解決できる効果があ
る。また、自己整合の方法で金属膜を形成することが可
能であり、工程も簡便である。
のくびれが発生する部分の下層にあらかじめ金属膜を形
成することにより、第２の配線層の下での金ｇ膜厚を帯
に充分な厚さに確保でき、これにより、第１の配線層と
第２の配線層の反応を防止でき、コンタクト抵抗値の増
大、オーブン不良といった問題点を解決できる効果があ
る。また、自己整合の方法で金属膜を形成することが可
能であり、工程も簡便である。
第１図（ａ）乃至（ｄ）は本発明の半導体装置の一実施
例を示す工程断面図、第２図（ａ）乃至（ｄ）は従来例
を示す工程断面図である。 １．１１・・・・・・シリコン基板、２，１２・・・・
・・第１の絶縁膜３．１３・・・・・・第１の配線層、
４，１５・・・・・・第２の絶縁膜５．１６・・・・・
・開孔、 ６・・・・・・・・・金属膜、１４・
・・・・・・・・第１の金属膜、７・・・・・・・・・
金属膜のくびれ、１７・・・・・・・・・第２の金属膜
、８．１８・・・・・・第２の配線層。 （ｄ） 第１
例を示す工程断面図、第２図（ａ）乃至（ｄ）は従来例
を示す工程断面図である。 １．１１・・・・・・シリコン基板、２，１２・・・・
・・第１の絶縁膜３．１３・・・・・・第１の配線層、
４，１５・・・・・・第２の絶縁膜５．１６・・・・・
・開孔、 ６・・・・・・・・・金属膜、１４・
・・・・・・・・第１の金属膜、７・・・・・・・・・
金属膜のくびれ、１７・・・・・・・・・第２の金属膜
、８．１８・・・・・・第２の配線層。 （ｄ） 第１
Claims (1)
- 【特許請求の範囲】 半導体素子が形成された半導体基板上の第１の絶縁膜上
に、第１の配線層と該第１の配線層上に設けられた第１
の金属膜とからなる積層構造を形成する工程と、 第２の絶縁膜を前記積層構造上および前記半導体基板上
に形成する工程と、 前記第２の絶縁膜に前記第１の金属膜に到達する開孔を
形成する工程と、 前記第２の絶縁膜上および前記開孔において露出した前
記第１の金属膜上に第２の金属膜を形成する工程と、 前記開孔を埋め込むように第２の配線層を形成する工程
と、 前記第２の配線層をマスクとして前記第２の金属膜を除
去する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25842388A JPH02105554A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25842388A JPH02105554A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105554A true JPH02105554A (ja) | 1990-04-18 |
Family
ID=17320012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25842388A Pending JPH02105554A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183377A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| JPH07263555A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 半導体装置の製造方法 |
| JP2007258748A (ja) * | 2007-06-11 | 2007-10-04 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-10-14 JP JP25842388A patent/JPH02105554A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183377A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| JPH07263555A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 半導体装置の製造方法 |
| JP2007258748A (ja) * | 2007-06-11 | 2007-10-04 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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