JPH01278045A - 多層配線構造の製造方法 - Google Patents
多層配線構造の製造方法Info
- Publication number
- JPH01278045A JPH01278045A JP10790288A JP10790288A JPH01278045A JP H01278045 A JPH01278045 A JP H01278045A JP 10790288 A JP10790288 A JP 10790288A JP 10790288 A JP10790288 A JP 10790288A JP H01278045 A JPH01278045 A JP H01278045A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- interconnection layer
- etching
- etched
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 78
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 6
- 239000011229 interlayer Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 19
- 239000004065 semiconductor Substances 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の多層配線構造を製造する方法に関
する。
する。
従来、半導体装置の多層配線構造の製造に際しては、第
2図(a)乃至第2図(e)に示す製造方法が用いられ
ている。
2図(a)乃至第2図(e)に示す製造方法が用いられ
ている。
即ち、第2図(a)のように、図外の半導体基板表面の
絶縁膜l上に、第1配線層2を所要パターンに形成し、
かつこの上に眉間絶縁膜3を被着する。そして、第2図
(b)のように、フォトレジスト4でマスクを形成し、
スルーホール開設箇所に窓4aを開設する。
絶縁膜l上に、第1配線層2を所要パターンに形成し、
かつこの上に眉間絶縁膜3を被着する。そして、第2図
(b)のように、フォトレジスト4でマスクを形成し、
スルーホール開設箇所に窓4aを開設する。
次いで、第2図(C)のように、前記フォトレジスト4
をマスクにして前記層間絶縁膜3をエツチングしてスル
ーホール5を開設し、ここに第1配線層2を露出させる
。
をマスクにして前記層間絶縁膜3をエツチングしてスル
ーホール5を開設し、ここに第1配線層2を露出させる
。
しかる後、第2図(d)のように、全面に第2配線層6
を被着し、かつこの上に所要パターンのフォトレジスト
7を形成する。そして、このフォトレジスト7をマスク
にして第2配線層6をエツチングすることにより、第2
図(e)のように、スルーホール5を通して第1配線層
2に導通される第2配線層6が形成される。
を被着し、かつこの上に所要パターンのフォトレジスト
7を形成する。そして、このフォトレジスト7をマスク
にして第2配線層6をエツチングすることにより、第2
図(e)のように、スルーホール5を通して第1配線層
2に導通される第2配線層6が形成される。
上述した従来の多層配線構造の製造方法では、第1配線
層2及び第2配線層6に夫々アルミニウムを用いている
。このため、第3図(a)に示すように、第2配線層6
をエツチングするためのフォトレジスト7にマスクの位
置ずれが生じ、フォトレジスト7がスルーホール5の全
部を被覆していない状態が生じると、第3図(b)のよ
うに、第2配線層6のエツチングによって第1配線層2
も同時にエツチングされてしまうことがある。これによ
り、第1配線層2がスルーホール5において断線され、
半導体装置が不良となる。
層2及び第2配線層6に夫々アルミニウムを用いている
。このため、第3図(a)に示すように、第2配線層6
をエツチングするためのフォトレジスト7にマスクの位
置ずれが生じ、フォトレジスト7がスルーホール5の全
部を被覆していない状態が生じると、第3図(b)のよ
うに、第2配線層6のエツチングによって第1配線層2
も同時にエツチングされてしまうことがある。これによ
り、第1配線層2がスルーホール5において断線され、
半導体装置が不良となる。
この断線を防止するためには、第2配線層6のエツチン
グマスクとしてのフォトレジスト7がスルーホール5を
確実に覆うように、その目合わせマージンを大きくとる
必要があるが、これでは素子の微細化が損なわれ、半導
体集積回路等の半導体装置の高集積化を妨げる原因とな
る。
グマスクとしてのフォトレジスト7がスルーホール5を
確実に覆うように、その目合わせマージンを大きくとる
必要があるが、これでは素子の微細化が損なわれ、半導
体集積回路等の半導体装置の高集積化を妨げる原因とな
る。
本発明はフォトレジストの目合わせマージンを大きくす
ることなく第1配線層の断線を防止することが可能な多
層配線構造の製造方法を提供することを目的としている
。
ることなく第1配線層の断線を防止することが可能な多
層配線構造の製造方法を提供することを目的としている
。
本発明の多層配線構造の製造方法は、基板上に第1配線
層を形成する工程と、この第1配線層上に眉間絶縁膜を
形成し、かつ第1配線層を露呈するスルーホールを開設
する工程と、このスルーホールを含む領域に前記第1配
線層と異なる材質の第2配線層を形成する工程と、この
第2配線層を前記第1配線層をエツチングしない条件で
所要パターンにエツチングする工程とを含んでいる。
層を形成する工程と、この第1配線層上に眉間絶縁膜を
形成し、かつ第1配線層を露呈するスルーホールを開設
する工程と、このスルーホールを含む領域に前記第1配
線層と異なる材質の第2配線層を形成する工程と、この
第2配線層を前記第1配線層をエツチングしない条件で
所要パターンにエツチングする工程とを含んでいる。
上述した方法では、第2配線層のエツチング時に第1配
線層が露出されている場合でも、このエツチング工程に
おいて第1配線層がエツチングされることがなく、第1
配線層の断線を防止する。
線層が露出されている場合でも、このエツチング工程に
おいて第1配線層がエツチングされることがなく、第1
配線層の断線を防止する。
次に、本発明を図面を参照して説明する。
第1図(a)乃至第1図(e)は本発明の一実施例をそ
の製造工程順に示す断面図である。
の製造工程順に示す断面図である。
先ず、第1図(a)のように、図外の半導体基板表面に
形成されたCVDシリコン酸化映等の絶縁膜1上に、第
1配線層2を所要パターンに形成し、かつこの上にリン
ガラス等の眉間絶縁膜3を1.0μmの厚さに被着する
。このとき、第1配線層2には銅を用いており、0.5
μmの厚さに形成している。そして、第1図(b)のよ
うに、フォトレジスト4でマスクを形成し、スルーホー
ル開設箇所に窓4aを開設する。
形成されたCVDシリコン酸化映等の絶縁膜1上に、第
1配線層2を所要パターンに形成し、かつこの上にリン
ガラス等の眉間絶縁膜3を1.0μmの厚さに被着する
。このとき、第1配線層2には銅を用いており、0.5
μmの厚さに形成している。そして、第1図(b)のよ
うに、フォトレジスト4でマスクを形成し、スルーホー
ル開設箇所に窓4aを開設する。
次いで、第1図(C)のように、前記フォトレジスト4
をマスクにして前記層間絶縁膜3をウェットエツチング
し、続いてドライエツチングしてスルーホール5を開設
し、ここに第1配線層2を露出させる。
をマスクにして前記層間絶縁膜3をウェットエツチング
し、続いてドライエツチングしてスルーホール5を開設
し、ここに第1配線層2を露出させる。
しかる後、第1図(d)のように、全面に第2配線層6
を被着し、かつこの上に所要パターンのフォトレジスト
7を形成する。このとき、第2配線層6にはアルミニウ
ムを用いて0.5μmの厚さに形成している。そして、
°このフォトレジスト7をマスクにして第2配線層6を
エツチングすることにより、第1図(e)のように、ス
ルーホール5を通して第1配線層2に導通される第2配
線層6が形成される。
を被着し、かつこの上に所要パターンのフォトレジスト
7を形成する。このとき、第2配線層6にはアルミニウ
ムを用いて0.5μmの厚さに形成している。そして、
°このフォトレジスト7をマスクにして第2配線層6を
エツチングすることにより、第1図(e)のように、ス
ルーホール5を通して第1配線層2に導通される第2配
線層6が形成される。
このエツチングに際しては、アルミニウムのみをエツチ
ングし、銅を殆どエツチングすることがないガスを用い
たエツチング法を採用する。例えば、CCZ、ガスを用
いたドライエツチング法を採用することができる。
ングし、銅を殆どエツチングすることがないガスを用い
たエツチング法を採用する。例えば、CCZ、ガスを用
いたドライエツチング法を採用することができる。
このようなエツチング法を用いることにより、第2配線
層6のアルミニウムをエツチングしたときに、第1配線
層2の銅がエツチングされることは殆どない、したがっ
て、第1図(d)のように、フォトレジスト7に位置ず
れが生じていて、スルーホール5の全てがフォトレジス
ト7で覆われていない場合でも、第1配線層2がエツチ
ングされることはなく、第1配線層2の断線が防止でき
る。
層6のアルミニウムをエツチングしたときに、第1配線
層2の銅がエツチングされることは殆どない、したがっ
て、第1図(d)のように、フォトレジスト7に位置ず
れが生じていて、スルーホール5の全てがフォトレジス
ト7で覆われていない場合でも、第1配線層2がエツチ
ングされることはなく、第1配線層2の断線が防止でき
る。
ここで、第1配線層と第2配線層とは夫々エツチングに
選択性を有し、第2配線層をエツチングしたときに第1
配線層がエツチングされない材質であれば、他の材質を
用いてもよ(、例えば第1配線層に金を用い、第2配線
層にアルミニウムを用いてもよい。
選択性を有し、第2配線層をエツチングしたときに第1
配線層がエツチングされない材質であれば、他の材質を
用いてもよ(、例えば第1配線層に金を用い、第2配線
層にアルミニウムを用いてもよい。
以上説明したように本発明は、第1配線層と異なる材質
の第2配線層を形成した上で、この第2配線層を第1配
線層をエツチングしない条件で所要パターンにエツチン
グしているので、第2配線層のエツチング時に第1配線
層が露出されている場合でも第1配線層がエツチングさ
れることがなく、フォトレジスト等における目合わせマ
ージンを減少しながらも第1配線層の断線を防止し、半
導体装置の高集積化を図ることができる効果がある。
の第2配線層を形成した上で、この第2配線層を第1配
線層をエツチングしない条件で所要パターンにエツチン
グしているので、第2配線層のエツチング時に第1配線
層が露出されている場合でも第1配線層がエツチングさ
れることがなく、フォトレジスト等における目合わせマ
ージンを減少しながらも第1配線層の断線を防止し、半
導体装置の高集積化を図ることができる効果がある。
第1図(a)乃至第1図(e)は本発明の一実施例を製
造工程順に示す断面図、第2図(a)乃至第2図(e)
は従来方法を工程順に示す断面図、第3図(a)及び第
3図(b)は従来の不具合を示す断面図である。 l・・・絶縁膜、2・・・第1配線層、3・・・層間絶
縁膜、4・・・フォトレジスト、4a・・・窓、5・・
・スルーホール、6・・・第2配線層、7・・・フォト
レジスト。 第1図 第2図 第2図 第3図
造工程順に示す断面図、第2図(a)乃至第2図(e)
は従来方法を工程順に示す断面図、第3図(a)及び第
3図(b)は従来の不具合を示す断面図である。 l・・・絶縁膜、2・・・第1配線層、3・・・層間絶
縁膜、4・・・フォトレジスト、4a・・・窓、5・・
・スルーホール、6・・・第2配線層、7・・・フォト
レジスト。 第1図 第2図 第2図 第3図
Claims (1)
- 1、基板上に第1配線層を形成する工程と、この第1配
線層上に層間絶縁膜を形成し、かつ第1配線層を露呈す
るスルーホールを開設する工程と、このスルーホールを
含む領域に前記第1配線層と異なる材質の第2配線層を
形成する工程と、この第2配線層を前記第1配線層をエ
ッチングしない条件で所要パターンにエッチングする工
程とを含むことを特徴とする多層配線構造の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10790288A JPH01278045A (ja) | 1988-04-30 | 1988-04-30 | 多層配線構造の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10790288A JPH01278045A (ja) | 1988-04-30 | 1988-04-30 | 多層配線構造の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01278045A true JPH01278045A (ja) | 1989-11-08 |
Family
ID=14470968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10790288A Pending JPH01278045A (ja) | 1988-04-30 | 1988-04-30 | 多層配線構造の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01278045A (ja) |
-
1988
- 1988-04-30 JP JP10790288A patent/JPH01278045A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0613470A (ja) | 半導体装置およびその製造方法 | |
JPH06177265A (ja) | 半導体装置およびその製造方法 | |
US5506173A (en) | Process of fabricating a dielectric film for a semiconductor device | |
JPH01278045A (ja) | 多層配線構造の製造方法 | |
JPS59195844A (ja) | 半導体装置の製造方法 | |
JPH02262338A (ja) | 半導体装置の製造方法 | |
JPH04109654A (ja) | 半導体装置及びその製造方法 | |
JPH02105554A (ja) | 半導体装置の製造方法 | |
JPH02111052A (ja) | 多層配線形成法 | |
KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
JPH02151052A (ja) | 半導体装置の製造方法 | |
JPH073835B2 (ja) | 半導体装置 | |
JP2758765B2 (ja) | 半導体装置の製造方法 | |
KR100372657B1 (ko) | 반도체소자의콘택형성방법 | |
KR0135254B1 (ko) | 반도체 소자의 배선층 상호 연결방법 | |
JPH03127827A (ja) | 半導体装置の製造法 | |
JPS58155A (ja) | 半導体装置の製造方法 | |
JPS62243341A (ja) | 半導体装置の製造方法 | |
JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
JPS61208851A (ja) | 半導体装置の製造方法 | |
JPS63312657A (ja) | 半導体集積回路装置の製造方法 | |
JPS60227440A (ja) | 半導体装置の製造方法 | |
JPH04256339A (ja) | 半導体装置の製造方法 | |
JPH03248533A (ja) | 半導体集積回路装置 | |
JPS59163838A (ja) | 半導体装置の製造方法 |