JPS61208851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61208851A JPS61208851A JP5191085A JP5191085A JPS61208851A JP S61208851 A JPS61208851 A JP S61208851A JP 5191085 A JP5191085 A JP 5191085A JP 5191085 A JP5191085 A JP 5191085A JP S61208851 A JPS61208851 A JP S61208851A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- pillar
- film
- lower wiring
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に半導体装
置での多層配線における上部、下部配線層間の接続方法
の改良に係るものである。
置での多層配線における上部、下部配線層間の接続方法
の改良に係るものである。
従来例としてのこの種の多層配線構造をもつ半導体装置
における上部、下部配線層間の接続方法につき、その主
要段階での製造工程を第６図（ａ）ないしくＣ）に示す
。
における上部、下部配線層間の接続方法につき、その主
要段階での製造工程を第６図（ａ）ないしくＣ）に示す
。
この第６図従来例方法においては、まずシリコン半導体
基板ｌの主面部上に、スパッタリング法などによりアル
ミニウム合金膜などを形成すると線層２とし、その後、
前記基板主面部を含むこの下部配線層２上にＣＶＤ法、
スパッタリング法などによってシリコン酸化膜、リンガ
ラス膜、シリコン窒化膜などの層間絶縁膜３を形成し、
またその上に写真製版技術などを用いて、配線層間の接
続該当部５のみを開口させたレジストパターン４ａヲ形
成しく同［１Ｎ（ａ））、続いて前記レジストパターン
４ａをエツチングマスクとして、前記層間絶縁膜３を選
択的にエツチング除去し、こ〜に智わゆる。
基板ｌの主面部上に、スパッタリング法などによりアル
ミニウム合金膜などを形成すると線層２とし、その後、
前記基板主面部を含むこの下部配線層２上にＣＶＤ法、
スパッタリング法などによってシリコン酸化膜、リンガ
ラス膜、シリコン窒化膜などの層間絶縁膜３を形成し、
またその上に写真製版技術などを用いて、配線層間の接
続該当部５のみを開口させたレジストパターン４ａヲ形
成しく同［１Ｎ（ａ））、続いて前記レジストパターン
４ａをエツチングマスクとして、前記層間絶縁膜３を選
択的にエツチング除去し、こ〜に智わゆる。
スルーホールｅを形成させ（同図（ｂ））、さらにその
後、前記と同様に再度アルミニウム合金膜などを形成し
、かつ所定パターンに加工成形して、前記スルーホール
Ｂを通して下部配線層２に接続する上部配線層７を得る
のである。
後、前記と同様に再度アルミニウム合金膜などを形成し
、かつ所定パターンに加工成形して、前記スルーホール
Ｂを通して下部配線層２に接続する上部配線層７を得る
のである。
しかしながら前記従来例方法による半導体装置の構成に
おいては、第６図（Ｃ）から明らかなように、下部配線
層２に対する上部配線層７のスルーホール６を通した接
続部にあって、このスルーホール６での段差部の存在の
ために、上部配線層７での同段差該当部に不可避的にく
びれ部分８を生じて膜厚が薄くなり、装置自体のエレク
トロマイグレーションなどの信頼性が低下し、かつ極端
な場合には同部分で断線に至ることすらあって、接続不
良の原因となるもので、しかもこのような傾向は、スル
ーホール６の寸法が微細になる程顕著に現われて半導体
装置の高密度、高集積化の妨げとなり、併せて前記工程
以降のより以上の多層化の障害になるなどの問題点を有
している。
おいては、第６図（Ｃ）から明らかなように、下部配線
層２に対する上部配線層７のスルーホール６を通した接
続部にあって、このスルーホール６での段差部の存在の
ために、上部配線層７での同段差該当部に不可避的にく
びれ部分８を生じて膜厚が薄くなり、装置自体のエレク
トロマイグレーションなどの信頼性が低下し、かつ極端
な場合には同部分で断線に至ることすらあって、接続不
良の原因となるもので、しかもこのような傾向は、スル
ーホール６の寸法が微細になる程顕著に現われて半導体
装置の高密度、高集積化の妨げとなり、併せて前記工程
以降のより以上の多層化の障害になるなどの問題点を有
している。
この発明は従来例方法におけるこのような欠点に鑑み、
上部、下部配線層間の接続部としてのスルーホール部で
の段差を少なくし、信頼性が高くて微細化可能な接続方
法を提供することを目的とする。
上部、下部配線層間の接続部としてのスルーホール部で
の段差を少なくし、信頼性が高くて微細化可能な接続方
法を提供することを目的とする。
前記目的を達成するために、この発明方法は。
上部配線層との接続部としての導電部、いわゆるピラー
を、予め下部配線層上に突出形成させておき、このピラ
ーを含む部分に、例えばスピンコード法によるポリイミ
ド膜などのように、可及的に平坦な断面形状を有する層
間絶縁膜を形成させたのちに、この層間絶縁膜をピラー
の表面部が露出するまでエツチング除去させ、この状態
で上部配線層を接続形成させるようにしたものである。
を、予め下部配線層上に突出形成させておき、このピラ
ーを含む部分に、例えばスピンコード法によるポリイミ
ド膜などのように、可及的に平坦な断面形状を有する層
間絶縁膜を形成させたのちに、この層間絶縁膜をピラー
の表面部が露出するまでエツチング除去させ、この状態
で上部配線層を接続形成させるようにしたものである。
従ってこの発明方法においては、結果的に層間絶縁膜に
おける上部、下部配線層間の接続部での段差を極めて微
少に抑制できて、接続信頼性の向上ができ、しかも微細
化可能な接続方法を得られるのである。
おける上部、下部配線層間の接続部での段差を極めて微
少に抑制できて、接続信頼性の向上ができ、しかも微細
化可能な接続方法を得られるのである。
以下この発明に係る半導体装置の製造方法の一実施例に
つき、第１図ないし第５図を参照して詳細に説明する。
つき、第１図ないし第５図を参照して詳細に説明する。
第１図（ａ）ないしくｄ）はこの実施例方法の主要段階
での製造工程を順次に表わしたそれぞれ断面図であり、
この第１図実施例方法において前記第６図従来例方法と
同一符号は同一または相当部分を示している。
での製造工程を順次に表わしたそれぞれ断面図であり、
この第１図実施例方法において前記第６図従来例方法と
同一符号は同一または相当部分を示している。
リコン半導体基板１上での、アルミニウム合金膜などに
よる下部配線層２の形成に際して、同下部配線層２での
上部配線層との接続該当部に、接続導電部、いわゆるピ
ラー９を一体的に突出形成しておく（同図（ａ））、こ
−でこのピラー９の形成手段の詳細については後述する
。
よる下部配線層２の形成に際して、同下部配線層２での
上部配線層との接続該当部に、接続導電部、いわゆるピ
ラー９を一体的に突出形成しておく（同図（ａ））、こ
−でこのピラー９の形成手段の詳細については後述する
。
ついで前記基板１の主面部、およびピラー９を含む下部
配線層２上の全面に、スピンコード法などにより層間絶
縁膜としてのポリイミド膜ＩＯを形成する（同図（ｂ）
）が、このポリイミド膜１０は非常に平坦な断面形状を
有しており、前記ピラー９の表面上部の膜厚を他の部分
に比較して非常に薄く形成し得る。続いて前記ピラー８
の表面が露出するまで、前記ポリイミド膜１０の表面部
をエツチングしく同図（Ｃ））、その後、これらの露出
されたピラー８の表面部を含むポリイミド［９１０上に
、あらためてアルミニウム合金膜などによる上部配線層
７を所定パターン通りに形成して、この上部配線層７を
同ピラー９の表面部を介して前記下部配線従ってこの実
施例方法の場合には、上部配線層７との接続部となるピ
ラー９を、予め下部配線層２上に突出形成させておき、
このピラー９部を含む部分に層間絶縁膜としてのポリイ
ミド膜１０を形成させたのちに、このポリイミド膜１０
の表面部をエツチング除去して、同ピラー９の表面部を
露出させるようにしたので、結果的には上部配線層７と
の接続部での段差を極めて微少に抑制できるのである。
配線層２上の全面に、スピンコード法などにより層間絶
縁膜としてのポリイミド膜ＩＯを形成する（同図（ｂ）
）が、このポリイミド膜１０は非常に平坦な断面形状を
有しており、前記ピラー９の表面上部の膜厚を他の部分
に比較して非常に薄く形成し得る。続いて前記ピラー８
の表面が露出するまで、前記ポリイミド膜１０の表面部
をエツチングしく同図（Ｃ））、その後、これらの露出
されたピラー８の表面部を含むポリイミド［９１０上に
、あらためてアルミニウム合金膜などによる上部配線層
７を所定パターン通りに形成して、この上部配線層７を
同ピラー９の表面部を介して前記下部配線従ってこの実
施例方法の場合には、上部配線層７との接続部となるピ
ラー９を、予め下部配線層２上に突出形成させておき、
このピラー９部を含む部分に層間絶縁膜としてのポリイ
ミド膜１０を形成させたのちに、このポリイミド膜１０
の表面部をエツチング除去して、同ピラー９の表面部を
露出させるようにしたので、結果的には上部配線層７と
の接続部での段差を極めて微少に抑制できるのである。
またこ＼で前記実施例方法においては、層間絶縁膜とし
てポリイミド膜を用いる場合について述べたが、バイア
ススパッタリング法により形成したシリコン酸化膜など
の絶縁膜を用いても、あるいは有機ガラス膜を用いても
良く、さらにはこれらの可及的に平坦な断面形状を有す
る層間絶縁膜としての、ポリイミド膜、バイアススパッ
タリング法による絶縁膜、有機ガラス膜を、その他の任
意の絶縁膜と組み合わせた多層構造の層間絶縁膜を用い
ても差支えはなく、これらによって前記と・同様な作用
効果を奏し得るのである。
てポリイミド膜を用いる場合について述べたが、バイア
ススパッタリング法により形成したシリコン酸化膜など
の絶縁膜を用いても、あるいは有機ガラス膜を用いても
良く、さらにはこれらの可及的に平坦な断面形状を有す
る層間絶縁膜としての、ポリイミド膜、バイアススパッ
タリング法による絶縁膜、有機ガラス膜を、その他の任
意の絶縁膜と組み合わせた多層構造の層間絶縁膜を用い
ても差支えはなく、これらによって前記と・同様な作用
効果を奏し得るのである。
次に前記した下部配線層２上でのピラー９部の各別個に
よる具体的な形成手段の詳細を、第２図ないし第５図に
ついて述べる。
よる具体的な形成手段の詳細を、第２図ないし第５図に
ついて述べる。
第２図（ａ）ないしくｄ）はこのピラー８部形成のため
の第１の具体例を主要工程順に表わしたそれぞれ断面図
である。
の第１の具体例を主要工程順に表わしたそれぞれ断面図
である。
この第１の具体例においては、まず前記シリコン半導体
基板１の主面部上の全面に、アルミニウム合金膜などに
よる配線ｇ２ａを、ピラー９部の突出量に相当する厚さ
を加えた層厚によって、所定パターン通りに形成すると
共に、同ピラー８に対応する表面上にレジスト膜４ｂを
形成しく同図（ａ））だのちに、このレジスト１ｌｉ４
ｂをエツチングマスクとして、前記配線膜２ａをその本
来の厚さになるまで、つまりピラー９部が所定の突出量
で残される厚さまで選択的にエツチング除去して成形し
く同図（ｂ））、その後、このレジスト膜４ｂを一旦、
除去してから、あらためてこの成形されたピラー８部を
含む配線膜２ａ上に、再度、所定の下部配線パターンに
パターニングされたレジスト膜４ｃを被覆形成しく同図
（Ｃ））、さらに今度はこのこのレジスト膜４Ｃをエツ
チングマスクとして、ピラー９部以外の配線膜２ａを選
択的にエツチング除去する（同図（ｄ））ことにより、
下部配線層２．すなわちこ＼では目的とするところの、
ピラー８部を有する下部配線層２を容易に得られるので
ある。
基板１の主面部上の全面に、アルミニウム合金膜などに
よる配線ｇ２ａを、ピラー９部の突出量に相当する厚さ
を加えた層厚によって、所定パターン通りに形成すると
共に、同ピラー８に対応する表面上にレジスト膜４ｂを
形成しく同図（ａ））だのちに、このレジスト１ｌｉ４
ｂをエツチングマスクとして、前記配線膜２ａをその本
来の厚さになるまで、つまりピラー９部が所定の突出量
で残される厚さまで選択的にエツチング除去して成形し
く同図（ｂ））、その後、このレジスト膜４ｂを一旦、
除去してから、あらためてこの成形されたピラー８部を
含む配線膜２ａ上に、再度、所定の下部配線パターンに
パターニングされたレジスト膜４ｃを被覆形成しく同図
（Ｃ））、さらに今度はこのこのレジスト膜４Ｃをエツ
チングマスクとして、ピラー９部以外の配線膜２ａを選
択的にエツチング除去する（同図（ｄ））ことにより、
下部配線層２．すなわちこ＼では目的とするところの、
ピラー８部を有する下部配線層２を容易に得られるので
ある。
しかして前記した第１の具体例においては、最初にピラ
ー９部を、続いて下部配線層２をそれぞれに形成してい
るが、この形成工程を逆にしても良く、このように最初
に下部配線層２を、続いてピラー９部をそれぞれに形成
する第２の具体例を第３図（ａ）ないしくｄ）に示す。
ー９部を、続いて下部配線層２をそれぞれに形成してい
るが、この形成工程を逆にしても良く、このように最初
に下部配線層２を、続いてピラー９部をそれぞれに形成
する第２の具体例を第３図（ａ）ないしくｄ）に示す。
すなわち、この第２の具体例においては、まず前例と同
様にシリコン半導体基板１の主面部上の全面に、配線膜
２ａを所定パターン通りに形成すると共に、この配線膜
２ａ上に所定の下部配線パターンにパターニングされた
レジスト膜４ｄを被覆形成したのち（同図（ａ））、こ
のレジスト膜４ｄをエツチングマスクとして、前記配線
膜２ａを選択的にエラレジスト膜４ｄを一旦、除去して
から、あらためてこの成形された配線膜２ａ上に、再度
、所定のピラーパターンにパターニングされたレジスト
膜４ｅを被覆形成しく同図（ＣＩ、さらに今度はこのこ
のレジスト膜４ｅをエツチングマスクとして、前記配線
膜２ａをその本来の厚さになるまで、つまりピラー８部
が所定の突出量で残される厚さまで選択的にエツチング
除去して成形する（同図（ｄ））ことにより、下部配線
層２．すなわちこ＼でも目的とするところの、ピラー９
部を有する下部配線Ｈ２を容易に得られるのである。
様にシリコン半導体基板１の主面部上の全面に、配線膜
２ａを所定パターン通りに形成すると共に、この配線膜
２ａ上に所定の下部配線パターンにパターニングされた
レジスト膜４ｄを被覆形成したのち（同図（ａ））、こ
のレジスト膜４ｄをエツチングマスクとして、前記配線
膜２ａを選択的にエラレジスト膜４ｄを一旦、除去して
から、あらためてこの成形された配線膜２ａ上に、再度
、所定のピラーパターンにパターニングされたレジスト
膜４ｅを被覆形成しく同図（ＣＩ、さらに今度はこのこ
のレジスト膜４ｅをエツチングマスクとして、前記配線
膜２ａをその本来の厚さになるまで、つまりピラー８部
が所定の突出量で残される厚さまで選択的にエツチング
除去して成形する（同図（ｄ））ことにより、下部配線
層２．すなわちこ＼でも目的とするところの、ピラー９
部を有する下部配線Ｈ２を容易に得られるのである。
また前記第１．第２の各具体例においては、下部配線層
２とピラー９とをアルミニウム合金層により一体形成す
る場合について述べたが、その他の材料１例えばタング
ステンなどの導電材料であっても良く、かつまた第４図
に示す第３の具体例でのように、アルミニウム合金層に
よる下部配線層２と、タングステン層によるピラー１１
との一体的な組合せにすることも１例えばこのピラー１
１゛のングのストッパーに利用し得て有利であり、さら
に第５図に示す第４の具体例でのように、これらの下部
配線層２とピラー１３との間に別の導電材料による中間
層１２を介在させても良く、この場合。
２とピラー９とをアルミニウム合金層により一体形成す
る場合について述べたが、その他の材料１例えばタング
ステンなどの導電材料であっても良く、かつまた第４図
に示す第３の具体例でのように、アルミニウム合金層に
よる下部配線層２と、タングステン層によるピラー１１
との一体的な組合せにすることも１例えばこのピラー１
１゛のングのストッパーに利用し得て有利であり、さら
に第５図に示す第４の具体例でのように、これらの下部
配線層２とピラー１３との間に別の導電材料による中間
層１２を介在させても良く、この場合。
下部配線層２とピラー１３との導電材料は、同一であっ
ても、あるいは異なっていても差支えない。
ても、あるいは異なっていても差支えない。
以上詳述したようにこの発明方法によれば、上部配線層
との接続導電部となるピラーを、予め下部配線層上に突
出形成させておき、このピラ一部を併せた部分に対して
、可及的に平坦な断面形状を有する層間絶縁膜を形成さ
せたのちに、この層間絶縁膜をピラー表面部が露出する
までエツチング除去した上で、下部配線層にピラ一部を
介して接続する上部配線層を形成するようにしたから、
結果的に上部配線層との接続部での段差を極めて微少に
抑制でき、これらの上部、下部配線層上の接続が確実に
なされて、接続部の信頼性を高め得られ、しかも同接続
部の微細化が可能であるために、この種の半導体装置の
高密度集積化を向上できるなどの特長を有するものであ
る。
との接続導電部となるピラーを、予め下部配線層上に突
出形成させておき、このピラ一部を併せた部分に対して
、可及的に平坦な断面形状を有する層間絶縁膜を形成さ
せたのちに、この層間絶縁膜をピラー表面部が露出する
までエツチング除去した上で、下部配線層にピラ一部を
介して接続する上部配線層を形成するようにしたから、
結果的に上部配線層との接続部での段差を極めて微少に
抑制でき、これらの上部、下部配線層上の接続が確実に
なされて、接続部の信頼性を高め得られ、しかも同接続
部の微細化が可能であるために、この種の半導体装置の
高密度集積化を向上できるなどの特長を有するものであ
る。
第１図（ａ）ないしくｄ）はこの発明に係る半導体装置
の製造方法の一実施例による主要段階での製造工程を順
次に示すそれぞれ断面図、第２図（ａ）ないしくｄ）、
第３図（ａ）ないしくｄ）、および第４図。 第５図は同上方法における下部配線層上へのピラー（接
続導電部）部の各別による形成工程、および形成状態を
それぞれに示す断面図であり、また第６図（ａ）ないし
くＣ）は同上従来例方法による主要段階での製造工程を
順次に示すそれぞれ断面図である。 １・・・・シリコン半導体基板、２ａおよび２・・・・
配線膜および下部配線層、 ４ｂないし４ｅ・・・・レ
ジスト膜、７・・・・上部配線層、 ９．１１および１
３・・・・ピラー（接続導電部）、１０・・・・ポリイ
ミド膜（層間絶縁ＪＪＩ）。 代理人 大 岩 増 雄 第１図 ４ａ 〜４ｅ：Ｉ−！−”ストＦ＄
１０：ボ°ソイミド＄ｆｆＭ、ｃ烏に形（）第４
図 第５図 第６図 賊 −ノ 〜ノ＾
＾υ
℃ 手続補正書（自発） ＊？ 、？’Ｆ ５’ Ｍ ｆ Ｒ園 １、 事件の表示 特願昭 ６０−５１９１０号２
、 発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名称（６０１） 三菱電機株式会社 ５、補正の対象 ６、補正の内容 （１）明細書４頁２行の「装置自体の」を削除する。 （２）同書８頁１０〜１１行の「層厚によって、所定パ
ターン通シ」を「膜厚」と補正する。 （３）同書９頁１５行の「所定パターン通りに」を削除
する。 以 上
の製造方法の一実施例による主要段階での製造工程を順
次に示すそれぞれ断面図、第２図（ａ）ないしくｄ）、
第３図（ａ）ないしくｄ）、および第４図。 第５図は同上方法における下部配線層上へのピラー（接
続導電部）部の各別による形成工程、および形成状態を
それぞれに示す断面図であり、また第６図（ａ）ないし
くＣ）は同上従来例方法による主要段階での製造工程を
順次に示すそれぞれ断面図である。 １・・・・シリコン半導体基板、２ａおよび２・・・・
配線膜および下部配線層、 ４ｂないし４ｅ・・・・レ
ジスト膜、７・・・・上部配線層、 ９．１１および１
３・・・・ピラー（接続導電部）、１０・・・・ポリイ
ミド膜（層間絶縁ＪＪＩ）。 代理人 大 岩 増 雄 第１図 ４ａ 〜４ｅ：Ｉ−！−”ストＦ＄
１０：ボ°ソイミド＄ｆｆＭ、ｃ烏に形（）第４
図 第５図 第６図 賊 −ノ 〜ノ＾
＾υ
℃ 手続補正書（自発） ＊？ 、？’Ｆ ５’ Ｍ ｆ Ｒ園 １、 事件の表示 特願昭 ６０−５１９１０号２
、 発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名称（６０１） 三菱電機株式会社 ５、補正の対象 ６、補正の内容 （１）明細書４頁２行の「装置自体の」を削除する。 （２）同書８頁１０〜１１行の「層厚によって、所定パ
ターン通シ」を「膜厚」と補正する。 （３）同書９頁１５行の「所定パターン通りに」を削除
する。 以 上
Claims (4)
- （１）多層配線を有する半導体装置での上部、下部配線
層間の接続方法において、半導体基板上に下部配線層、
ならびにこの下部配線層の所定部分に上部配線との接続
導電部を突出して形成する工程と、前記半導体基板、お
よび接続導電部を併せた下部配線層上に、可及的に平坦
な断面形状を有する層間絶縁膜を形成する工程と、この
層間絶縁膜を前記接続導電部の表面が露出するまでエッ
チング除去する工程と、同接続導電部の表面露出部を併
せた層間絶縁膜上に、上部配線層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - （２）層間絶縁膜として、ポリイミド膜を用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （３）層間絶縁膜として、バイアススパッタリング法で
形成した絶縁膜を用いることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （４）層間絶縁膜として、有機ガラス膜を用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191085A JPS61208851A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191085A JPS61208851A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208851A true JPS61208851A (ja) | 1986-09-17 |
Family
ID=12900029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191085A Pending JPS61208851A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140634U (ja) * | 1987-03-05 | 1988-09-16 | ||
| US5385867A (en) * | 1993-03-26 | 1995-01-31 | Matsushita Electric Industrial Co., Ltd. | Method for forming a multi-layer metallic wiring structure |
-
1985
- 1985-03-13 JP JP5191085A patent/JPS61208851A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140634U (ja) * | 1987-03-05 | 1988-09-16 | ||
| US5385867A (en) * | 1993-03-26 | 1995-01-31 | Matsushita Electric Industrial Co., Ltd. | Method for forming a multi-layer metallic wiring structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62279661A (ja) | 集積回路に貫通導体を形成する方法 | |
| JPH05235184A (ja) | 半導体装置の多層配線構造体の製造方法 | |
| JPS61208851A (ja) | 半導体装置の製造方法 | |
| JPH04348032A (ja) | 半導体装置およびその製造方法 | |
| JPS59195844A (ja) | 半導体装置の製造方法 | |
| KR100324595B1 (ko) | 리프트-오프법을 이용한 반도체 소자의 금속배선 형성방법 | |
| JPH02151052A (ja) | 半導体装置の製造方法 | |
| JPS5893261A (ja) | 半導体装置の製造方法 | |
| JPS61208849A (ja) | 半導体装置の製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPH0340449A (ja) | 集積回路を有する半導体装置 | |
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| JPS5867043A (ja) | 半導体装置の装造方法 | |
| JPS5966125A (ja) | 半導体装置の製造方法 | |
| JP2699389B2 (ja) | 半導体装置の製造方法 | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| JPH0629399A (ja) | 半導体装置の製造方法 | |
| JP2720657B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6015948A (ja) | 半導体装置の製造法 | |
| JPS60124950A (ja) | 多層配線構造を有する半導体装置 | |
| JPS59117236A (ja) | 半導体装置 | |
| JPH01278045A (ja) | 多層配線構造の製造方法 | |
| JPS62293644A (ja) | 半導体装置の製造方法 | |
| JPH06163721A (ja) | 半導体装置 | |
| JPH05291255A (ja) | 金属配線の製造方法 |