JPH0629399A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629399A JPH0629399A JP18140292A JP18140292A JPH0629399A JP H0629399 A JPH0629399 A JP H0629399A JP 18140292 A JP18140292 A JP 18140292A JP 18140292 A JP18140292 A JP 18140292A JP H0629399 A JPH0629399 A JP H0629399A
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Abstract
(57)【要約】
【目的】 半導体装置の高集積化が実現できる半導体装
置の製造方法を提供する。 【構成】 シリコン半導体基板１１に成層した第１の層
間絶縁膜１２上に形成した第１の金属配線層１３の、第
２の層間絶縁膜１４を除去して露出させた上表面１５と
上部側面の一部分１６を被覆するように第１の金属層１
７の選択成長を行い、この第１の金属層１７上にスルー
ホール２０を構成し、さらにスルーホール２０を埋め込
むように第２の金属層２１を設けて第２の金属配線層２
２を設けるように構成したので、第１の金属配線層１３
と略同一の幅を有するスルーホール２０を形成しながら
も第１の金属層１７が第１の金属配線層１３よりも幅広
で、スルーホール２０等の形成に際してのマスク合わせ
余裕が確保でき、第１の層間絶縁膜１２や第１の金属配
線層１３を欠損等せずに第１の金属配線層１３の配設ピ
ッチＰ0 を小さくすることができる。
置の製造方法を提供する。 【構成】 シリコン半導体基板１１に成層した第１の層
間絶縁膜１２上に形成した第１の金属配線層１３の、第
２の層間絶縁膜１４を除去して露出させた上表面１５と
上部側面の一部分１６を被覆するように第１の金属層１
７の選択成長を行い、この第１の金属層１７上にスルー
ホール２０を構成し、さらにスルーホール２０を埋め込
むように第２の金属層２１を設けて第２の金属配線層２
２を設けるように構成したので、第１の金属配線層１３
と略同一の幅を有するスルーホール２０を形成しながら
も第１の金属層１７が第１の金属配線層１３よりも幅広
で、スルーホール２０等の形成に際してのマスク合わせ
余裕が確保でき、第１の層間絶縁膜１２や第１の金属配
線層１３を欠損等せずに第１の金属配線層１３の配設ピ
ッチＰ0 を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層配線構造の半導体装置に好適する。
に関し、特に多層配線構造の半導体装置に好適する。
【０００２】
【従来の技術】周知のとうり、半導体装置は、各種機器
の小型化・高機能化等に対応し、また種々の要求に汎用
的に対応するため、半導体素子や配線等を微細化し高集
積化・高速化等することが進められている。このような
中で大規模集積回路（ＬＳＩ）の多層配線構造を取るも
のでは、例えば配線層部分については、次ぎのように構
成されている。
の小型化・高機能化等に対応し、また種々の要求に汎用
的に対応するため、半導体素子や配線等を微細化し高集
積化・高速化等することが進められている。このような
中で大規模集積回路（ＬＳＩ）の多層配線構造を取るも
のでは、例えば配線層部分については、次ぎのように構
成されている。
【０００３】以下従来の技術について図９乃至図１１を
参照して説明する。図９は要部の断面図であり、図１０
は要部の平面図であり、図１１は不良状態を説明するた
めに示す要部の断面図である。
参照して説明する。図９は要部の断面図であり、図１０
は要部の平面図であり、図１１は不良状態を説明するた
めに示す要部の断面図である。
【０００４】図９及び図１０において、１はシリコン半
導体基板であり、２はシリコン酸化膜でなる第１の層間
絶縁膜で、シリコン半導体基板１上にＣＶＤ法（化学気
相成長法）によって形成される。３は第１の金属配線層
で、第１の層間絶縁膜２の全上面にスパッタ法により金
属配線層を堆積させた後、フォトリソグラフィ技術及び
ドライエッチング法によって形成される。
導体基板であり、２はシリコン酸化膜でなる第１の層間
絶縁膜で、シリコン半導体基板１上にＣＶＤ法（化学気
相成長法）によって形成される。３は第１の金属配線層
で、第１の層間絶縁膜２の全上面にスパッタ法により金
属配線層を堆積させた後、フォトリソグラフィ技術及び
ドライエッチング法によって形成される。
【０００５】４はシリコン酸化膜でなる第２の層間絶縁
膜で、第１の層間絶縁膜２及び第１の金属配線層３の上
面に３００℃〜４００℃の低温プラズマＣＶＤ法によっ
て形成される。５はスルーホールで、第２の層間絶縁膜
４を第１の金属配線層３が露出するまで、フォトリソグ
ラフィ技術及びドライエッチング法によって開孔させて
形成される。この時、スルーホール５は開口寸法が第１
の金属配線層３よりも余裕寸法Ａを有するように小さく
形成される。
膜で、第１の層間絶縁膜２及び第１の金属配線層３の上
面に３００℃〜４００℃の低温プラズマＣＶＤ法によっ
て形成される。５はスルーホールで、第２の層間絶縁膜
４を第１の金属配線層３が露出するまで、フォトリソグ
ラフィ技術及びドライエッチング法によって開孔させて
形成される。この時、スルーホール５は開口寸法が第１
の金属配線層３よりも余裕寸法Ａを有するように小さく
形成される。
【０００６】６は第２の金属配線層で、スルーホール５
及び第２の層間絶縁膜４上にスパッタ法により金属配線
層を堆積させた後、フォトリソグラフィ技術及びドライ
エッチング法によって形成される。この時、第２の金属
配線層６はスルーホール５の開口寸法よりも余裕寸法Ｂ
を有するように大きく形成される。
及び第２の層間絶縁膜４上にスパッタ法により金属配線
層を堆積させた後、フォトリソグラフィ技術及びドライ
エッチング法によって形成される。この時、第２の金属
配線層６はスルーホール５の開口寸法よりも余裕寸法Ｂ
を有するように大きく形成される。
【０００７】しかしながら上記の従来技術においては、
スルーホール５と第１の金属配線層３や第２の金属配線
層６との間のそれぞれの余裕Ａ，Ｂが少ない場合には、
図１１に示すように、例えばスルーホール５を第２の層
間絶縁膜４を開孔して形成する際、マスクの合わせ誤差
が生じてマスクの位置が第１の金属配線層３の位置から
外れてしまう虞がある。
スルーホール５と第１の金属配線層３や第２の金属配線
層６との間のそれぞれの余裕Ａ，Ｂが少ない場合には、
図１１に示すように、例えばスルーホール５を第２の層
間絶縁膜４を開孔して形成する際、マスクの合わせ誤差
が生じてマスクの位置が第１の金属配線層３の位置から
外れてしまう虞がある。
【０００８】そして、そのままの状態でエッチング加工
した場合には、第２の層間絶縁膜４と第１の層間絶縁膜
２とのエッチング選択比が小さいため、第１の層間絶縁
膜２にエッチング加工部７が形成されてしまい、第２の
金属配線層６′とシリコン半導体基板１、あるいは多層
配線構造では他層の配線層との間での短絡を生じてしま
う。
した場合には、第２の層間絶縁膜４と第１の層間絶縁膜
２とのエッチング選択比が小さいため、第１の層間絶縁
膜２にエッチング加工部７が形成されてしまい、第２の
金属配線層６′とシリコン半導体基板１、あるいは多層
配線構造では他層の配線層との間での短絡を生じてしま
う。
【０００９】また、例えば第２の金属配線層６を形成す
る際のマスク合わせに誤差が生じ、マスクの位置が第２
の層間絶縁膜４の位置から外れてしまう虞がある。外れ
てしまった場合には、エッチング加工によって第１の金
属配線層３にもエッチング加工部８が形成されてしま
い、第１の金属配線層３や第２の金属配線層６は局部的
に層厚が薄くなったり、線幅が細くなったりして所定の
断面積等が得られず信頼性の低下や断線不良等を起こし
てしまう。
る際のマスク合わせに誤差が生じ、マスクの位置が第２
の層間絶縁膜４の位置から外れてしまう虞がある。外れ
てしまった場合には、エッチング加工によって第１の金
属配線層３にもエッチング加工部８が形成されてしま
い、第１の金属配線層３や第２の金属配線層６は局部的
に層厚が薄くなったり、線幅が細くなったりして所定の
断面積等が得られず信頼性の低下や断線不良等を起こし
てしまう。
【００１０】このため、スルーホール５に対する第１の
金属配線層３や第２の金属配線層６のそれぞれの余裕
Ａ，Ｂは、マスク合わせ誤差やエッチング工程でのプロ
セスの変動を一定の範囲で許容できる値としなければな
らず、比較大きく取らざるを得ない。そして、例えば隣
接する金属配線層３，６の間隔Ｌが最小でも約１μｍを
要する設計では、マスク合わせ誤差等を見込んだ余裕
Ａ，Ｂが０．５μｍ程度必要となって、スルーホール５
を形成する部分での線幅が広くなったものとなり、金属
配線層３，６の配設ピッチＰは大きなものとなる。
金属配線層３や第２の金属配線層６のそれぞれの余裕
Ａ，Ｂは、マスク合わせ誤差やエッチング工程でのプロ
セスの変動を一定の範囲で許容できる値としなければな
らず、比較大きく取らざるを得ない。そして、例えば隣
接する金属配線層３，６の間隔Ｌが最小でも約１μｍを
要する設計では、マスク合わせ誤差等を見込んだ余裕
Ａ，Ｂが０．５μｍ程度必要となって、スルーホール５
を形成する部分での線幅が広くなったものとなり、金属
配線層３，６の配設ピッチＰは大きなものとなる。
【００１１】それ故、半導体装置の高集積化等に当たっ
ては、スルーホール５の形成部位の微細化を行い、金属
配線層３，６の配設ピッチＰを小さくすることが困難な
状況にある。
ては、スルーホール５の形成部位の微細化を行い、金属
配線層３，６の配設ピッチＰを小さくすることが困難な
状況にある。
【００１２】
【発明が解決しようとする課題】上記のように従来はマ
スク合わせ誤差等に対する余裕を設けるために配線層の
配設ピッチが大きなものとなり、半導体装置の高集積化
等をさらに進めることが行い難くなっている。このよう
な状況に鑑みて本発明はなされたもので、その目的とす
るところは信頼性の低下を生じることなく配線層の配設
ピッチを小さくすることで、半導体装置の高集積化が実
現できる半導体装置の製造方法を提供することにある。
スク合わせ誤差等に対する余裕を設けるために配線層の
配設ピッチが大きなものとなり、半導体装置の高集積化
等をさらに進めることが行い難くなっている。このよう
な状況に鑑みて本発明はなされたもので、その目的とす
るところは信頼性の低下を生じることなく配線層の配設
ピッチを小さくすることで、半導体装置の高集積化が実
現できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン半導体基板上に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に第１の金属配線層を
選択的に形成する工程と、前記第１の金属配線層の上及
び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程
と、前記第１の金属配線層の上表面と上部側面の一部分
が露出するように前記第２の絶縁膜を除去する工程と、
露出した前記第１の金属配線層の上表面と上部側面の一
部分を被覆するように第１の金属層の選択成長を行う工
程と、前記第２の絶縁膜及び前記第１の金属層上に第３
の絶縁膜を形成する工程と、前記第１の金属層上に該第
１の金属層が露出するまで前記第３の絶縁膜を除去して
前記第１の金属配線層の寸法を越えない大きさの開孔部
を形成する工程と、前記開孔部内に露出した前記第１の
金属層と電気的に接続する第２の金属層を形成する工程
と、前記第３の絶縁膜及び前記第２の金属層上に該第２
の金属層に電気的に接続する第２の金属配線層を選択的
に形成する工程を具備することを特徴とするものであ
り、第１の金属配線層の上及び第１の絶縁膜の上に第２
の絶縁膜を形成するに際し、第２の絶縁膜を第１の金属
配線層上で薄く、第１の絶縁膜上で厚くなるように形成
したことを特徴とするものである。
造方法は、シリコン半導体基板上に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に第１の金属配線層を
選択的に形成する工程と、前記第１の金属配線層の上及
び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程
と、前記第１の金属配線層の上表面と上部側面の一部分
が露出するように前記第２の絶縁膜を除去する工程と、
露出した前記第１の金属配線層の上表面と上部側面の一
部分を被覆するように第１の金属層の選択成長を行う工
程と、前記第２の絶縁膜及び前記第１の金属層上に第３
の絶縁膜を形成する工程と、前記第１の金属層上に該第
１の金属層が露出するまで前記第３の絶縁膜を除去して
前記第１の金属配線層の寸法を越えない大きさの開孔部
を形成する工程と、前記開孔部内に露出した前記第１の
金属層と電気的に接続する第２の金属層を形成する工程
と、前記第３の絶縁膜及び前記第２の金属層上に該第２
の金属層に電気的に接続する第２の金属配線層を選択的
に形成する工程を具備することを特徴とするものであ
り、第１の金属配線層の上及び第１の絶縁膜の上に第２
の絶縁膜を形成するに際し、第２の絶縁膜を第１の金属
配線層上で薄く、第１の絶縁膜上で厚くなるように形成
したことを特徴とするものである。
【００１４】
【作用】上記のように構成された半導体装置の製造方法
は、第１の金属配線層の上表面と上部側面の一部分が露
出するように第２の絶縁膜を除去した後、露出した第１
の金属配線層の上表面と上部側面の一部分を被覆するよ
うに第１の金属層の選択成長を行うよう構成したことに
より、第１の金属層が第１の金属配線層の上表面と上部
側面の一部分を被覆し、且つ第１の金属配線層よりも幅
広に形成されるため、第１の金属配線層と略同一の幅を
有するスルーホールを形成しながらもスルーホール等の
形成に際してのマスク合わせ余裕が確保でき、第１の絶
縁膜や第１の金属配線層が欠損等することがなく、短絡
や局部的な薄層化、狭幅線化がなくなり、信頼性の低下
を生じることなく配線層の配設ピッチを小さくでき、半
導体装置の高集積化が実現できる。
は、第１の金属配線層の上表面と上部側面の一部分が露
出するように第２の絶縁膜を除去した後、露出した第１
の金属配線層の上表面と上部側面の一部分を被覆するよ
うに第１の金属層の選択成長を行うよう構成したことに
より、第１の金属層が第１の金属配線層の上表面と上部
側面の一部分を被覆し、且つ第１の金属配線層よりも幅
広に形成されるため、第１の金属配線層と略同一の幅を
有するスルーホールを形成しながらもスルーホール等の
形成に際してのマスク合わせ余裕が確保でき、第１の絶
縁膜や第１の金属配線層が欠損等することがなく、短絡
や局部的な薄層化、狭幅線化がなくなり、信頼性の低下
を生じることなく配線層の配設ピッチを小さくでき、半
導体装置の高集積化が実現できる。
【００１５】
【実施例】以下、本発明の一実施例を図１乃至図８を参
照して説明する。図１乃至図７はは半導体装置の製造過
程における各工程での要部を示す断面図であり、図８は
要部の平面図である。
照して説明する。図１乃至図７はは半導体装置の製造過
程における各工程での要部を示す断面図であり、図８は
要部の平面図である。
【００１６】先ず、図１に示す第１の工程において、シ
リコン半導体基板１１上面に公知の常圧ＣＶＤ法あるい
は減圧ＣＶＤ法によって、りん（Ｐ）あるいはりん及び
ボロン（Ｂ）を含むシリコン酸化膜で形成された第１の
層間絶縁膜１２を、約１μｍの厚さに堆積させる。
リコン半導体基板１１上面に公知の常圧ＣＶＤ法あるい
は減圧ＣＶＤ法によって、りん（Ｐ）あるいはりん及び
ボロン（Ｂ）を含むシリコン酸化膜で形成された第１の
層間絶縁膜１２を、約１μｍの厚さに堆積させる。
【００１７】続いて、第１の層間絶縁膜１２の上面に同
じく公知のスパッタ法によって、例えばアルミニウム
（Ａｌ）の単体膜、もしくはアルミニウムとシリコン
（Ｓｉ）の合金膜、あるいはアルミニウムとシリコンと
銅（Ｃｕ）の合金膜等でなる金属層を、４００ｎｍ〜８
００ｎｍの厚さに成層する。そしてフォトリソグラフィ
技術及びＲＩＥ（反応性イオンエッチング）により成層
した金属層を所定形状に加工し、第１の金属配線層１３
を形成する。これにより、第１の金属配線層１３は、例
えば隣接する第１の金属配線層１３の間のピッチＰ
0 が、両者の間隔Ｌが約１μｍであるように設けられ
る。
じく公知のスパッタ法によって、例えばアルミニウム
（Ａｌ）の単体膜、もしくはアルミニウムとシリコン
（Ｓｉ）の合金膜、あるいはアルミニウムとシリコンと
銅（Ｃｕ）の合金膜等でなる金属層を、４００ｎｍ〜８
００ｎｍの厚さに成層する。そしてフォトリソグラフィ
技術及びＲＩＥ（反応性イオンエッチング）により成層
した金属層を所定形状に加工し、第１の金属配線層１３
を形成する。これにより、第１の金属配線層１３は、例
えば隣接する第１の金属配線層１３の間のピッチＰ
0 が、両者の間隔Ｌが約１μｍであるように設けられ
る。
【００１８】次ぎに、図２に示す第２の工程において、
第１の層間絶縁膜１２及び第１の金属配線層１３の上
に、ＴＥＯＳ−Ｏ3 （テトラエトキシシラン−オゾン）
を原料ガスとした３００℃〜４００℃の温度でのＣＶＤ
法によって、第１の層間絶縁膜１２の上では厚く、第１
の金属配線層１３の上では薄い厚さにシリコン酸化膜を
堆積させて、第２の層間絶縁膜１４を形成する。なお原
料ガスとしては、第１の層間絶縁膜１２の上では厚く、
第１の金属配線層１３の上では薄い厚さにシリコン酸化
膜を堆積させるものであれば、ＴＥＯＳ−Ｏ3 に限るも
のではない。
第１の層間絶縁膜１２及び第１の金属配線層１３の上
に、ＴＥＯＳ−Ｏ3 （テトラエトキシシラン−オゾン）
を原料ガスとした３００℃〜４００℃の温度でのＣＶＤ
法によって、第１の層間絶縁膜１２の上では厚く、第１
の金属配線層１３の上では薄い厚さにシリコン酸化膜を
堆積させて、第２の層間絶縁膜１４を形成する。なお原
料ガスとしては、第１の層間絶縁膜１２の上では厚く、
第１の金属配線層１３の上では薄い厚さにシリコン酸化
膜を堆積させるものであれば、ＴＥＯＳ−Ｏ3 に限るも
のではない。
【００１９】次ぎに、図３に示す第３の工程において、
第１の金属配線層１３に対して十分に大きいエッチング
選択比を有する従来から用いられているドライエッチン
グ法、あるいはウエットエッチング法によって第２の層
間絶縁膜１４をエッチング加工し、第１の金属配線層１
３の上表面１５と上部側面の一部分１６を露出させる。
この時、上部側面の一部分１６の露出量は、例えば多層
配線構造で上層に位置する金属配線層との間の浮遊容量
が、第２の層間絶縁膜１４の厚さが薄くなって大きくな
り動作特性等に影響が出ない程度、例えば第１の金属配
線層１３の厚さの１０％程度とする。
第１の金属配線層１３に対して十分に大きいエッチング
選択比を有する従来から用いられているドライエッチン
グ法、あるいはウエットエッチング法によって第２の層
間絶縁膜１４をエッチング加工し、第１の金属配線層１
３の上表面１５と上部側面の一部分１６を露出させる。
この時、上部側面の一部分１６の露出量は、例えば多層
配線構造で上層に位置する金属配線層との間の浮遊容量
が、第２の層間絶縁膜１４の厚さが薄くなって大きくな
り動作特性等に影響が出ない程度、例えば第１の金属配
線層１３の厚さの１０％程度とする。
【００２０】次ぎに、図４に示す第４の工程において、
露出させた第１の金属配線層１３の上表面１５及び上部
側面の一部分１６に、ＷＦ6 （六弗化タングステン）ガ
スとＳｉＨ4 （シラン）ガスとの還元反応を利用した減
圧ＣＶＤ法によって、高融点金属のタングステン（Ｗ）
の金属膜でなる第１の金属層１７を選択成長させる。成
長させた第１の金属層１７の膜厚は、露出させた上部側
面の一部分１６に横方向に成長する膜と、同時に上表面
１５の露出部分に上方向に成長する膜とが同じ膜厚寸法
となる。
露出させた第１の金属配線層１３の上表面１５及び上部
側面の一部分１６に、ＷＦ6 （六弗化タングステン）ガ
スとＳｉＨ4 （シラン）ガスとの還元反応を利用した減
圧ＣＶＤ法によって、高融点金属のタングステン（Ｗ）
の金属膜でなる第１の金属層１７を選択成長させる。成
長させた第１の金属層１７の膜厚は、露出させた上部側
面の一部分１６に横方向に成長する膜と、同時に上表面
１５の露出部分に上方向に成長する膜とが同じ膜厚寸法
となる。
【００２１】次ぎに、図５に示す第５の工程において、
第１の金属層１７及び第２の層間絶縁膜１４の上に、Ｔ
ＥＯＳ−Ｏ3 を原料ガスとした３００℃〜４００℃の温
度でのＣＶＤ法によってシリコン酸化膜の単層膜を堆積
させ、第３の層間絶縁膜１８を形成する。この第３の層
間絶縁膜１８の膜厚さは、例えば多層配線構造では上層
の金属配線層と下層の金属配線層との間の配線間容量を
低減するために、約１μｍ程度とする。
第１の金属層１７及び第２の層間絶縁膜１４の上に、Ｔ
ＥＯＳ−Ｏ3 を原料ガスとした３００℃〜４００℃の温
度でのＣＶＤ法によってシリコン酸化膜の単層膜を堆積
させ、第３の層間絶縁膜１８を形成する。この第３の層
間絶縁膜１８の膜厚さは、例えば多層配線構造では上層
の金属配線層と下層の金属配線層との間の配線間容量を
低減するために、約１μｍ程度とする。
【００２２】なお、第３の層間絶縁膜１８は、ＴＥＯＳ
−Ｏ3 だけを原料ガスとして形成したシリコン酸化膜の
単層膜以外に、ＴＥＯＳ−Ｏ3 を原料ガスとしたシリコ
ン酸化膜とＴＥＯＳガスを原料ガスとして用いた低温プ
ラズマＣＶＤ法によって形成したシリコン膜との積層膜
で構成したシリコン酸化膜、あるいはＴＥＯＳガスを原
料ガスに用いた低温プラズマＣＶＤ法で形成したシリコ
ン酸化膜の単層膜で構成するようにしてもよい。
−Ｏ3 だけを原料ガスとして形成したシリコン酸化膜の
単層膜以外に、ＴＥＯＳ−Ｏ3 を原料ガスとしたシリコ
ン酸化膜とＴＥＯＳガスを原料ガスとして用いた低温プ
ラズマＣＶＤ法によって形成したシリコン膜との積層膜
で構成したシリコン酸化膜、あるいはＴＥＯＳガスを原
料ガスに用いた低温プラズマＣＶＤ法で形成したシリコ
ン酸化膜の単層膜で構成するようにしてもよい。
【００２３】さらに、図６に示す第６の工程において、
フォトリソグラフィ技術及びＲＩＥにより第３の層間絶
縁膜１８を第１の金属層１７が露出するまで加工し、第
１の金属層１７の上表面１９上にスルーホール２０を形
成する。スルーホール２０は第１の金属配線層１３の線
幅と略同一の幅となるように形成され、また第１の金属
配線層１３の上部側面の一部分１６に、横方向に成長・
形成された第１の金属層１７の膜厚寸法が合わせ余裕と
なるように設けられる。
フォトリソグラフィ技術及びＲＩＥにより第３の層間絶
縁膜１８を第１の金属層１７が露出するまで加工し、第
１の金属層１７の上表面１９上にスルーホール２０を形
成する。スルーホール２０は第１の金属配線層１３の線
幅と略同一の幅となるように形成され、また第１の金属
配線層１３の上部側面の一部分１６に、横方向に成長・
形成された第１の金属層１７の膜厚寸法が合わせ余裕と
なるように設けられる。
【００２４】次ぎに、図７に示す第７の工程において、
第１の金属層１７の上表面１９上に形成されたスルーホ
ール２０を、ＷＦ6 ガスとＳｉＨ4 ガスとの還元反応を
利用した減圧ＣＶＤ法によって、高融点金属のタングス
テンの金属膜でなる第２の金属層２１を選択成長させて
埋め込む。
第１の金属層１７の上表面１９上に形成されたスルーホ
ール２０を、ＷＦ6 ガスとＳｉＨ4 ガスとの還元反応を
利用した減圧ＣＶＤ法によって、高融点金属のタングス
テンの金属膜でなる第２の金属層２１を選択成長させて
埋め込む。
【００２５】続いて、第３の層間絶縁膜１８及び第２の
金属層２１の上面にスパッタ法によって、例えばアルミ
ニウムの単体膜、もしくはアルミニウムとシリコンの合
金膜、あるいはアルミニウムとシリコンと銅の合金膜等
でなる金属層を、４００ｎｍ〜８００ｎｍの厚さに成層
する。そしてフォトリソグラフィ技術及びＲＩＥにより
成層した金属層を所定形状となるように加工し、第２の
金属配線層２２を形成する。こうして図８に示す平面図
のように、第１の金属配線層１３、第１の金属層１７及
びスルーホール２０が配置されることになる。
金属層２１の上面にスパッタ法によって、例えばアルミ
ニウムの単体膜、もしくはアルミニウムとシリコンの合
金膜、あるいはアルミニウムとシリコンと銅の合金膜等
でなる金属層を、４００ｎｍ〜８００ｎｍの厚さに成層
する。そしてフォトリソグラフィ技術及びＲＩＥにより
成層した金属層を所定形状となるように加工し、第２の
金属配線層２２を形成する。こうして図８に示す平面図
のように、第１の金属配線層１３、第１の金属層１７及
びスルーホール２０が配置されることになる。
【００２６】このように構成されているため、第１の金
属層１７の上表面１９上の第３の層間絶縁膜１８に、第
１の金属配線層１３の線幅と略同一幅のスルーホール２
０を開孔させる際に、フォトリソグラフィ技術でのマス
ク合わせ誤差や、エッチングプロセスでのプロセス変動
により開孔位置がずれた場合においても、第１の金属配
線層１３よりも広幅に第１の金属層１７が形成されてい
るため、第１の金属層１７がエッチング加工のストッパ
となり第１の層間絶縁膜１２までエッチング加工してし
まうことがない。
属層１７の上表面１９上の第３の層間絶縁膜１８に、第
１の金属配線層１３の線幅と略同一幅のスルーホール２
０を開孔させる際に、フォトリソグラフィ技術でのマス
ク合わせ誤差や、エッチングプロセスでのプロセス変動
により開孔位置がずれた場合においても、第１の金属配
線層１３よりも広幅に第１の金属層１７が形成されてい
るため、第１の金属層１７がエッチング加工のストッパ
となり第１の層間絶縁膜１２までエッチング加工してし
まうことがない。
【００２７】そして、第１の層間絶縁膜１２がエッチン
グ加工されないために、第２の金属配線層２２とシリコ
ン半導体基板１１、あるいは多層配線構造での他層の配
線層との間で短絡することがない。
グ加工されないために、第２の金属配線層２２とシリコ
ン半導体基板１１、あるいは多層配線構造での他層の配
線層との間で短絡することがない。
【００２８】また、第２の金属配線層２２を形成するに
際しても、スルーホール２０内にタングステンの第２の
金属層２１が埋め込まれているため、スパッタ法によっ
て成層した金属層を所定形状に加工するフォトリソグラ
フィ技術及びＲＩＥで、スルーホール２０から第２の金
属配線層２２がずれるようなことがあっても、第２の金
属層２１が加工時のストッパとなり、第１の金属配線層
１３がエッチング加工されてしまうことがない。
際しても、スルーホール２０内にタングステンの第２の
金属層２１が埋め込まれているため、スパッタ法によっ
て成層した金属層を所定形状に加工するフォトリソグラ
フィ技術及びＲＩＥで、スルーホール２０から第２の金
属配線層２２がずれるようなことがあっても、第２の金
属層２１が加工時のストッパとなり、第１の金属配線層
１３がエッチング加工されてしまうことがない。
【００２９】そして、第１の金属配線層１３がエッチン
グ加工されないため、第１の金属配線層１３や第２の金
属配線層２２は局部的に層厚が薄くなることがなく、ま
た線幅が細くなったり所定の断面積等が得られなくなっ
たりすることがなく、信頼性の低下や断線不良等を引き
起こすことがない。
グ加工されないため、第１の金属配線層１３や第２の金
属配線層２２は局部的に層厚が薄くなることがなく、ま
た線幅が細くなったり所定の断面積等が得られなくなっ
たりすることがなく、信頼性の低下や断線不良等を引き
起こすことがない。
【００３０】したがって、スルーホール２０を形成する
のに第１の金属配線層１３にマスク合わせ余裕を設ける
必要がなく、隣接する第１の金属配線層１３間の間隔Ｌ
が、例えば最小でも約１μｍを要する設計でも、その間
隔Ｌを維持したままで隣接する第１の金属配線層１３間
のピッチＰ0 を小さいものとすることができる。そして
第１の金属配線層１３の配設ピッチを小さくすること
で、半導体装置の高集積化が実現できる。
のに第１の金属配線層１３にマスク合わせ余裕を設ける
必要がなく、隣接する第１の金属配線層１３間の間隔Ｌ
が、例えば最小でも約１μｍを要する設計でも、その間
隔Ｌを維持したままで隣接する第１の金属配線層１３間
のピッチＰ0 を小さいものとすることができる。そして
第１の金属配線層１３の配設ピッチを小さくすること
で、半導体装置の高集積化が実現できる。
【００３１】尚、上記の実施例においては第１の層間絶
縁膜１２の上では厚く、第１の金属配線層１３の上では
薄い厚さにシリコン酸化膜を堆積させて、第２の層間絶
縁膜１４を形成し、第１の金属配線層１３の上表面１５
と上部側面の一部分１６を露出させるようにしたが、例
えば低温プラズマＣＶＤ法によって第１の層間絶縁膜１
２の上面や第１の金属配線層１３の上面及び側面に等厚
のシリコン酸化膜の第２の層間絶縁膜を堆積させた後、
エッチバック等によって第２の層間絶縁膜の表面を平坦
化し、続いて第２の層間絶縁膜の上に第１の金属配線層
１３の幅よりも大きい開口パターンが形成されるように
フォトレジストをパターニングし、ＲＩＥにより第２の
層間絶縁膜のエッチングを行い、第１の金属配線層１３
の上表面１５と上部側面の一部分１６を露出させるよう
にしてもよい。
縁膜１２の上では厚く、第１の金属配線層１３の上では
薄い厚さにシリコン酸化膜を堆積させて、第２の層間絶
縁膜１４を形成し、第１の金属配線層１３の上表面１５
と上部側面の一部分１６を露出させるようにしたが、例
えば低温プラズマＣＶＤ法によって第１の層間絶縁膜１
２の上面や第１の金属配線層１３の上面及び側面に等厚
のシリコン酸化膜の第２の層間絶縁膜を堆積させた後、
エッチバック等によって第２の層間絶縁膜の表面を平坦
化し、続いて第２の層間絶縁膜の上に第１の金属配線層
１３の幅よりも大きい開口パターンが形成されるように
フォトレジストをパターニングし、ＲＩＥにより第２の
層間絶縁膜のエッチングを行い、第１の金属配線層１３
の上表面１５と上部側面の一部分１６を露出させるよう
にしてもよい。
【００３２】また、第１の金属配線層１３上に形成する
第１の金属層１７及び第２の金属層２１はタングステン
の金属膜に限るものではなく、第１の金属配線層１３に
選択的に成長できる低抵抗の金属膜であればよい等、要
旨を逸脱しない範囲内で本発明は適宜変更して実施し得
るものである。
第１の金属層１７及び第２の金属層２１はタングステン
の金属膜に限るものではなく、第１の金属配線層１３に
選択的に成長できる低抵抗の金属膜であればよい等、要
旨を逸脱しない範囲内で本発明は適宜変更して実施し得
るものである。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
は、第１の金属配線層の上表面と上部側面の一部分が露
出するように第２の絶縁膜を除去した後、露出した第１
の金属配線層の上表面と上部側面の一部分を被覆するよ
うに第１の金属層の選択成長を行うように構成したこと
により、信頼性の低下を生じることなく配線層の配設ピ
ッチを小さくすることで、半導体装置の高集積化が実現
できるなどの効果が得られる。
は、第１の金属配線層の上表面と上部側面の一部分が露
出するように第２の絶縁膜を除去した後、露出した第１
の金属配線層の上表面と上部側面の一部分を被覆するよ
うに第１の金属層の選択成長を行うように構成したこと
により、信頼性の低下を生じることなく配線層の配設ピ
ッチを小さくすることで、半導体装置の高集積化が実現
できるなどの効果が得られる。
【図１】本発明の一実施例の第１の工程での要部を示す
断面図である。
断面図である。
【図２】同上における第２の工程での要部を示す断面図
である。
である。
【図３】同上における第３の工程での要部を示す断面図
である。
である。
【図４】同上における第４の工程での要部を示す断面図
である。
である。
【図５】同上における第５の工程での要部を示す断面図
である。
である。
【図６】同上における第６の工程での要部を示す断面図
である。
である。
【図７】同上における第７の工程での要部を示す断面図
である。
である。
【図８】同上における要部の平面図である。
【図９】従来例の要部の断面図である。
【図１０】同上における要部の平面図である。
【図１１】同上における不良状態を説明するために示す
要部の断面図である。
要部の断面図である。
１１…シリコン半導体基板 １２…第１の層間絶縁膜 １３…第１の金属配線層 １４…第２の層間絶縁膜 １５…上表面 １６…上部側面の一部分 １７…第１の金属層 １８…第３の層間絶縁膜 ２０…スルーホール ２１…第２の金属層 ２２…第２の金属配線層
Claims (2)
- 【請求項１】 シリコン半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に第１の金属配線
層を選択的に形成する工程と、前記第１の金属配線層の
上及び前記第１の絶縁膜の上に第２の絶縁膜を形成する
工程と、前記第１の金属配線層の上表面と上部側面の一
部分が露出するように前記第２の絶縁膜を除去する工程
と、露出した前記第１の金属配線層の上表面と上部側面
の一部分を被覆するように第１の金属層の選択成長を行
う工程と、前記第２の絶縁膜及び前記第１の金属層上に
第３の絶縁膜を形成する工程と、前記第１の金属層上に
該第１の金属層が露出するまで前記第３の絶縁膜を除去
して前記第１の金属配線層の寸法を越えない大きさの開
孔部を形成する工程と、前記開孔部内に露出した前記第
１の金属層と電気的に接続する第２の金属層を形成する
工程と、前記第３の絶縁膜及び前記第２の金属層上に該
第２の金属層に電気的に接続する第２の金属配線層を選
択的に形成する工程を具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 第１の金属配線層の上及び第１の絶縁膜
の上に第２の絶縁膜を形成するに際し、前記第２の絶縁
膜を前記第１の金属配線層上で薄く前記第１の絶縁膜上
で厚くなるように形成したことを特徴とする請求項１に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18140292A JPH0629399A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18140292A JPH0629399A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629399A true JPH0629399A (ja) | 1994-02-04 |
Family
ID=16100130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18140292A Withdrawn JPH0629399A (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629399A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097094A (en) * | 1996-09-26 | 2000-08-01 | Nec Corporation | Semiconductor device having wiring layers and method of fabricating the same |
| WO2001029892A1 (en) * | 1999-10-18 | 2001-04-26 | Infineon Technologies North America Corp. | Self-aligned metal caps for interlevel metal connections |
| JP2012054359A (ja) * | 2010-08-31 | 2012-03-15 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-07-09 JP JP18140292A patent/JPH0629399A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097094A (en) * | 1996-09-26 | 2000-08-01 | Nec Corporation | Semiconductor device having wiring layers and method of fabricating the same |
| WO2001029892A1 (en) * | 1999-10-18 | 2001-04-26 | Infineon Technologies North America Corp. | Self-aligned metal caps for interlevel metal connections |
| JP2012054359A (ja) * | 2010-08-31 | 2012-03-15 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| CN102386147A (zh) * | 2010-08-31 | 2012-03-21 | 株式会社东芝 | 半导体装置及半导体装置的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |