JPH0228324A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0228324A
JPH0228324A JP14720188A JP14720188A JPH0228324A JP H0228324 A JPH0228324 A JP H0228324A JP 14720188 A JP14720188 A JP 14720188A JP 14720188 A JP14720188 A JP 14720188A JP H0228324 A JPH0228324 A JP H0228324A
Authority
JP
Japan
Prior art keywords
film
insulating film
resist
organic film
organic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14720188A
Other languages
English (en)
Inventor
Shinichi Miyazaki
宮崎 紳一
Kohei Eguchi
江口 公平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP14720188A priority Critical patent/JPH0228324A/ja
Publication of JPH0228324A publication Critical patent/JPH0228324A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に金属配線を
形成する方法に関する。
〔従来の技術〕
近年、半導体集積回路の高速化、高集積化が進むにつれ
、パターンの微細化が進行しており、配線についても例
外ではない。しかしながら、配線のパターニングにおい
ては通常、前工程の拡散工程で少なからぬ段差が形成さ
れているため、微細の配線のパターニングには大きな困
難が伴う。これを克服するため多層有機膜、例えば多層
レジスト法で表面の平坦化を図り、微細パターンを形成
する方法が注目を浴びている。
ここで、多層レジスト・プロセスの一例を第4図を用い
て説明する。半導体基板1の表面に第1の絶縁膜2を形
成し、AI2膜3を積層し、有機膜4、第3の絶縁膜5
.レジスト6を順次積層し、レジスト6を目合せ露光・
現像後、このレジスト6をマスクとして第3の絶縁膜5
をエツチングする(第4図(a乃。次に有機膜4を異方
性エツチングした後、AAAs2エツチングにより所望
の電極パターン3を得る(第4図(b))。
〔発明が解決しようとする課題〕
上述した従来の方法によると次のような問題がある。す
なわち、有機膜4を異方性エツチングするに当たり、0
□プラズマによる反応性イオンエツチング(RI E)
を行なうが%02プラズマのオーバエツチングによって
Au膜3がスパッタエツチングされ、飛散したAnが再
付着し、A、fのエツチング後、Afの突起7が生じ、
配線間のショート等プロセス上の問題を引き起こす(第
4図(b))。これを防ぐにはo2プラズマのオーバエ
ッチをなくすか、短くすることであるが、その場合は面
内バラツキによる有機膜4の抜は不良、ひいてはAff
l膜3のエツチング不良を生じ、ショート不良の原因と
なる。また、第5図のように配線の微細化に伴ない、信
頼度にすぐれるAuを使用した場合、Auの下地に例え
ばT i −P を層8を形成する必要があるが、この
場合も有機膜4の異方性エツチングで下地Ti−Pt層
8がスパッタエツチングされ、有機膜4の側壁に側壁付
着Pt9のように再付着する(第5図(a)。
(b))。Auメツキを行なうと、この側壁付着Pt9
を導電パスとしてAuメツキ層1oがはい上がるため、
所望のAu厚tが有機膜4の厚さTより充分薄いにも拘
わらず、横方向に拡がり電極間のショート不良をもたら
すことになる。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は半導体基板上に第1の
絶縁膜、金属膜、第2の絶縁膜、有機膜、第3の絶縁膜
および感光性樹脂膜を順次積層する工程と、前記感光性
樹脂をパターニングし、第3の絶縁膜、有機膜および第
2の絶縁膜を順次エツチング除去する工程とを有してい
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の第1実施例の製造方法を示す工程順の
縦断面図である。まず、半導体基板21の表面上に酸化
膜等の第1の絶縁膜22で被覆を行ない、これに配線金
属23、例えばA[を0.5〜1.0μm積層し、第2
の絶縁膜24、例えば酸化膜を500〜1000人、C
VD法等により積層させる(第1図(a))。次に、有
機膜25、第3の絶縁膜26、レジスト27を順次積層
する。ここで有機膜25として、例えば市販商品の0F
PR8000等のポジレジストを使用しても良いし、ポ
リイミド等の膜でもよく、要は02プラズマにてエツチ
ング可能な膜であればよい。また、膜厚としては基板表
面の平坦化を図るためにできるだけ厚い方がよく、1μ
m以上がよい。また、第3の絶縁膜26としては例えば
シリカガラス膜(シリカフィルム)等があるが、これは
o2プラズマに対しマスクとなるものであれば他の物質
でもよい。膜厚としてはピンホール等を考慮して100
0〜1500人程度にすれば良い。このことは第2の絶
縁膜24に対しても同様にあてはまり、本例では酸化膜
を挙げたが、窒化膜でも、また前述のシリカガラス(シ
リカフィルム)を塗布してもよく、要は金属層に影響を
与えない低温で成膜でき、かつ、0□プラズマに対しマ
スクとなる種類の物質であればよい。また、レジスト2
7としては例えば0FPR800C等のポジレジストを
用いれば紫外光により0.5μmのライン・アンド・ス
ペースが形成できる。また例えばPMMAの様なレジス
トを用いて電子線露光を行なえば0.3μm以下のパタ
ーンも形成可能である。っまりレジスト27としては必
要とする微細パターンの程度により、レジスト270種
類を使いわければよい。
また、このレジスト27については膜厚として0.5μ
mあればよい(第1図(b))。レジスト27を露光・
現像し、レジスト27のパターンを形成した後、このパ
ターンをマスクとしてまず第3の絶縁膜26をRIE等
で異方性エツチングする。この時のガスとして第3の絶
縁膜26がシリカガラス(シリカフィルム)の時、 C
F 4 + H2等が利用できる。しかる後、0□プラ
ズマの異方性エツチングにより、第3の絶縁膜26をマ
スクとして有機膜25をエツチングする。このとき有機
膜25と共にレジスト27のエツチングが同時に進むか
ら有機膜25のエツチングが終了した時点でレジスト2
8は一般に消滅してしまう(第4図(C))。この後、
第3の絶縁膜26、有機膜25をマスクとして第2の絶
縁膜24を異方性エツチングする。
ここでエツチングガスは第2の絶縁膜24が酸化膜、第
3の絶縁膜26がシリカガラス(シリカフィルム)の場
合であれば、CF、十H2を用いれば良い。また−膜内
に、前述したシリカガラス(シリカフィルム)、第2の
絶縁膜の条件を満たす膜はCF 4系のガスで同時に異
方性エツチングが可能である。また、配線金属23のエ
ツチングはAn系の合金であればCl系ガスでRIEを
行なえばよい(第1図(d乃。この後、有機膜25゜第
2の絶縁膜24を除去することで最終的な電極23aを
得る(第1図(e乃。また、今次の説明では絶縁膜上の
配線について述べたが、コンタクト開口部28上の配線
にも適用可能であることは明らかである(第1図(「)
)。
第2図は本発明の第2の実施例である。半導体基板31
の表面に形成された酸化膜等の第1の絶縁膜32上に、
例えばTi−Pt層33をスパッタ法等により積層した
後、第2の絶縁膜34とし^ て、例えば窒化膜をCVD法等により10001前後形
成し、有機膜35.第3の絶縁膜3G、レジスト37を
積層する。これらの各層の条件、膜厚は第1の実施例に
準じる(第2図(a))。次に、レジスト37を回合露
光し、まず、第3の絶縁膜36のRIEを行ない、更に
第1の有機膜35のRIEを行なう。このとき第1の実
施例と同様、レジスト37も除去される(第2図(b)
)。更に、第2の絶縁膜34のRIEを行なうと、同時
に中間層も一般に除去されるから、引続き有機膜35を
マスクとしてAuメツキを行ない、Au電極部39を形
成する(第2図(C乃。有機膜35を除去し、第2の絶
縁膜34を除去した後、Ti−Pt層33をイオンミリ
ング法等でエツチングして電極が形成できる(第2図(
d))。
次に第3の実施例として第3図のような多層配線のスル
ーホールへの適用例を示す。半導体基板41上の第1の
絶縁膜42とその上に形成された第1層金属43、例え
ばAj2系合金と、その配線上の第2の絶縁膜44、例
えば窒化膜の上に、有機膜45、第3の絶縁膜46、レ
ジスト47を積層する。ここで、有機膜45としては、
層間絶縁膜として使用するから耐熱性にすぐれる膜がよ
く、−例として、ポリイミド系樹脂が挙げられる(第3
図(a))。レジスト47をパターニングし、た後、有
機膜45のRIEを行ない、スルーホール48を形成す
る(第3図(b))。第2の絶縁膜44のRIE後、第
2層金属49を積層・パターニングし、二層配線構造が
完成する(第3図(C))。また本プロセスは、当然、
多層配線が何層でも適用可能であるから第3図(d)の
ように、配線が3層以上であっても同様に実現できる。
〔発明の効果〕 以上説明したように本発明は、下地金属と上層の有機膜
との間に窒化膜、酸化膜等の薄い層を介在させることに
より有機膜のエツチング時に微細な電極配線をショート
不良等のない良好な形状で形成することができる。また
、上層のレジストの種類を選ぶことで、紫外光〜X線に
至る波長に対応でき、微細化の進展に幅広く対応可能で
ある。
更に、本発明は多層配線プロセスでも安定で、かつ、信
頼性にすぐれた微細なスルーホールおよび金属配線形成
を可能とするものである。
【図面の簡単な説明】
第1図は本発明の第1実施例を示す工程の断面図、第2
図は第2実施例を示す工程の断面図、第3図は第3実施
例を示す工程の断面図、第4図。 第5図は従来技術の工程を示す断面図である。 1.21,31.41・・・・・・半導体基板、2,2
2゜32.42・・・・・・第1の絶縁膜、3・・・・
・・Aρ膜、4゜25.35.45・・・・・・有機膜
、5,26,36゜46・・・・・・第3の絶縁膜、6
,27,37.47・・・・・・レジスト、7・・・・
・・AI2の突起、8・・・・・・Ti−Pt層、9・
・・・・・側壁付着Pt、10・・・・・・Auメツキ
層、23・・・・・・配線金属、23a・・・・・・電
極、24,34゜44・・・・・・第2の絶縁膜、28
・・・・・・コンタクト開口部、33・・・・・・T 
i −P を層、43・・・・・・第1層金属、38・
・・・・・開ロバターン、39・・・・・・Au電極、
48・・・・・・スルーホール、49・・・・・・第2
層金属、50・・・・・・第4の絶縁膜、51・・・・
・・有機膜B152・・・・・・第3層金L53・・・
・・・第2スルーホール。 代理人 弁理士  内 原   晋 芳1図 第2図 ′fJ3図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に第1の絶縁膜、金属膜、第2の絶縁膜、
    有機膜、第3の絶縁膜および感光性樹脂膜を順次積層す
    る工程と、前記感光性樹脂をパターニングし、第3の絶
    縁膜、有機膜および第2の絶縁膜を順次エッチング除去
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
JP14720188A 1988-06-14 1988-06-14 半導体装置の製造方法 Pending JPH0228324A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14720188A JPH0228324A (ja) 1988-06-14 1988-06-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14720188A JPH0228324A (ja) 1988-06-14 1988-06-14 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0228324A true JPH0228324A (ja) 1990-01-30

Family

ID=15424845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14720188A Pending JPH0228324A (ja) 1988-06-14 1988-06-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0228324A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237728A (en) * 1991-12-19 1993-08-24 Yoshida Kogyo K. K. Buckle assembly
JPH0637065A (ja) * 1992-05-20 1994-02-10 Internatl Business Mach Corp <Ibm> 基板中に多段構造を作製する方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237728A (en) * 1991-12-19 1993-08-24 Yoshida Kogyo K. K. Buckle assembly
JPH0637065A (ja) * 1992-05-20 1994-02-10 Internatl Business Mach Corp <Ibm> 基板中に多段構造を作製する方法

Similar Documents

Publication Publication Date Title
JPH0228324A (ja) 半導体装置の製造方法
JP2738682B2 (ja) 配線形成方法
JPH01208842A (ja) 半導体集積回路装置の製造方法
JPH0485829A (ja) 半導体装置及びその製造方法
JPH0766178A (ja) 半導体装置の製造方法
JPH04260328A (ja) 半導体装置の製造方法
JPH06204345A (ja) 半導体装置
JPH05243217A (ja) 半導体装置の製造方法
JPH08274098A (ja) 半導体装置及び半導体装置の製造方法
JPH07283306A (ja) 半導体装置およびその製造方法
JPH04288833A (ja) 半導体装置の製造方法
JPS62264642A (ja) スル−ホ−ルの形成方法
JPH02105554A (ja) 半導体装置の製造方法
JPS60124950A (ja) 多層配線構造を有する半導体装置
JPS6334928A (ja) スル−ホ−ルの形成方法
JPS60227440A (ja) 半導体装置の製造方法
JPS62243341A (ja) 半導体装置の製造方法
JPH0567687A (ja) 半導体装置及びその製造方法
KR20030079413A (ko) 반도체 소자의 금속 배선 형성 방법
JPH02237137A (ja) 半導体装置の製造方法
JPH02285659A (ja) 半導体装置
JPS62290148A (ja) 半導体装置の製造方法
JPH03291936A (ja) 半導体装置の製造方法
JPS63312657A (ja) 半導体集積回路装置の製造方法
JPH02177439A (ja) 半導体装置の製造方法