JPH06204345A

JPH06204345A - 半導体装置

Info

Publication number: JPH06204345A
Application number: JP36217192A
Authority: JP
Inventors: Katsushi Fujita; 勝志藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22
Anticipated expiration: 2017-04-02
Also published as: JP3270863B2

Abstract

(57)【要約】（修正有）【目的】特に中間導電層のコンタクト抵抗の低減を図
り、所定の導電層に対して確実にコンタクトを図り、し
かも高集積化が可能な多層配線構造の半導体装置を提供
すること。【構成】複数の導電層２２，２６，３８が層間絶縁層
２４，３１を介して積層してある多層配線構造の半導体
装置において、中間に位置する中間導電層２６が、コン
タクトホール３６ａ，３６ｂを形成すべきパターンに対
応して、他の部分に比較して厚く形成された厚膜部分２
６ａを有する。この厚肉部分の略中央部には、薄膜部分
が形成されている。厚膜部分の略中央部に形成してある
薄膜部分の領域幅が、コンタクトホールの領域幅よりも
小さい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の導電層が層間絶
縁層を介して積層してある多層配線構造の半導体装置に
係り、さらに詳しくは、特に中間導電層のコンタクト抵
抗の低減を図り、所定の導電層に対して確実にコンタク
トを図ることができる多層配線構造の半導体装置に関す
る。

【０００２】

【従来の技術】半導体装置の高集積化あるいは三次元化
がさらに進むにつれて、たとえば１６ＭＳＲＡＭなどの
ように、多層配線構造の半導体装置が開発されている。
多層配線構造の半導体装置では、半導体基板の表面に複
数の導電層が層間絶縁層を介して積層してある。これら
複数の導電層の内、所定の導電層相互は、コンタクトホ
ールにおいて相互に接続される。

【０００３】従来の多層配線構造の半導体装置に用いら
れているコンタクトホールの断面を図５に示す。図５に
示す半導体装置では、半導体基板２の表面に下層側の下
部導電層４が所定のパターンで積層してあり、この下部
導電層４の上に第１層間絶縁層６を介して中間導電層８
が積層してある。中間導電層８の上には、第２層間絶縁
層１０を介して上部導電層１４が積層してある。

【０００４】図５（Ａ）に示す例では、第１層間絶縁層
６、中間導電層８および第２絶縁層１０に対して、領域
幅ｄのコンタクトホール１２ａが形成してあり、上部導
電層１４がコンタクトホール１２ａを通して中間導電層
８および下部導電層４に対して接続する。

【０００５】図５（Ｂ）に示す例では、第２層間絶縁層
１０に対してコンタクトホール１２ｂを形成し、上部導
電層１４を中間導電層８に対してのみ接続してある。な
お、コンタクトホール１２ｂを形成する際に、中間導電
層８の表面は、通常、オーバーエッチングにより深さｘ
の量で削れる。オーバーエッチングを行なうのは、コン
タクトホール１２ｂを形成する際に、中間導電層８の表
面が完全に露出し、コンタクト不良を防止するためであ
る。

【０００６】実際の半導体装置では、図５（Ａ）に示す
配線構造と、同図（Ｂ）に示す配線構造とが組み合わさ
れて使用されている。

【０００７】

【発明が解決しようとする課題】ところが、このような
従来例に係る多層配線構造の半導体装置では、次のよう
な課題を有している。まず、図５（Ａ）に示す従来例で
は、上部導電層１４と中間導電層８との接続面積は、コ
ンタクトホール１２ａの横断面を直径ｄの円形であると
仮定し、中間導電層の膜厚をｔとすると、π×ｄ×ｔで
表わせる。したがって、中間導電層８の膜厚が薄いと、
接続面積も小さくなり、コンタクト抵抗が増大するとい
う課題を有している。コンタクトホール１２ａの領域幅
ｄ（直径）は、高密度化の観点からは大きくすることは
できず、上部導電層１４と中間導電層８との接続面積を
大きくするためには、中間導電層８の膜厚を増大させる
ことが好ましいが、製造プロセス上などの制約から単純
に厚く形成することもできない。したがって、従来で
は、上部導電層１４と中間導電層８との接続抵抗の増大
が問題であった。

【０００８】また、図５（Ｂ）に示す従来例では、導電
層８の膜厚ｔが薄い場合に、オーバーエッチ量ｘが膜厚
ｔよりも大きくなるおそれがあり、その場合に、上部導
電層１４が、コンタクトホール１２ｂにおいて、下部導
電層６まで到達し、導通してはならない下部導電層４と
上部導電層１４とが導通するおそれがあるという課題を
有している。

【０００９】また、他の従来例として、図６，７（図７
は図６の半導体装置の概略平面図）に示すように、領域
幅ｄのコンタクトホール１２ｃが形成される部分で、下
部導電層４の領域幅が狭く、コンタクトホール１２ｃの
領域幅ｄに対してのマージンｙが狭い場合の多層配線構
造がある。マージンｙは、ステッパーの合わせ精度およ
び加工精度などによって変化する値で、通常最低で０．
２〜０．５μｍ程度である。ところが、下部導電層４の
線幅が最小ルールで設計されている場合などには、マー
ジンｙを十分に広くとれず、コンタクトホール１２ｃが
下部導電層からはみ出してしまうおそれがある。

【００１０】本発明は、このような実状に鑑みてなさ
れ、特に中間導電層のコンタクト抵抗の低減を図り、所
定の導電層に対して確実にコンタクトを図り、しかも高
集積化が可能な多層配線構造の半導体装置を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置は、複数の導電層が層間
絶縁層を介して積層してある多層配線構造の半導体装置
において、中間に位置する中間導電層が、コンタクトホ
ールを形成すべきパターンに対応して、他の部分に比較
して厚く形成された厚膜部分を有することを特徴とす
る。

【００１２】また、本発明の第２の半導体装置は、複数
の導電層が層間絶縁層を介して積層してある多層配線構
造の半導体装置において、中間に位置する中間導電層
が、コンタクトホールを形成すべきパターンに対応し
て、他の部分に比較して厚く形成された厚膜部分を有
し、この厚肉部分の略中央部には、薄膜部分が形成され
ていることを特徴とする。上記厚膜部分の略中央部に形
成してある薄膜部分の領域幅が、コンタクトホールの領
域幅よりも小さいことが好ましい。

【００１３】

【作用】本発明の第１の半導体装置において、上部導電
層と中間導電層と下部導電層とを全て接続する場合に
は、中間導電層の厚膜部分を貫通してコンタクトホール
を形成し、上層側の上部導電層を、中間導電層の下層側
に位置する下部導電層に対して接続すれば良い。その場
合には、中間導電層と上部導電層とは、中間導電層の厚
膜部分を介して接続されるので、従来に比較して厚膜部
分の膜厚の増大に比例して接続面積が増大する。したが
って、中間導電層が薄膜化したとしても、コンタクト抵
抗の低減を図ることができる。

【００１４】また、本発明の第１の半導体装置におい
て、上部導電層と中間導電層を接続する場合には、中間
導電層の厚膜部分に対してエッチングによりコンタクト
ホールを形成する。その際に、中間導電層の表面を完全
に露出させるために、オーバーエッチが行われるが、そ
の部分は、中間導電層の内でも厚膜部分なので、オーバ
ーエッチにより中間導電層を貫通することはなく、その
下の下部導電層に対してショートするなどの不良を防止
できる。

【００１５】また、本発明の第２の半導体装置では、上
部導電層と中間導電層と下部導電層とを全て接続する場
合には、中間導電層の厚膜部分を貫通してコンタクトホ
ールを形成し、上層側の上部導電層を、中間導電層の下
層側に位置する下部導電層に対して接続すれば良い。そ
の場合には、中間導電層と上部導電層とは、中間導電層
の厚膜部分を介して接続されるので、従来に比較して厚
膜部分の膜厚の増大に応じて接続面積が増大する。した
がって、中間導電層が薄膜化したとしても、コンタクト
抵抗の低減を図ることができる。

【００１６】しかも本発明の第２の半導体装置では、厚
膜部分のほぼ中央部に薄膜部分が形成してあるので、厚
膜部分を貫通するコンタクトホールを形成する際に、中
間導電層から下部導電層へ向かうコンタクトホールの領
域幅が自己整合的に小さくなり、下部導電層の線幅が最
小寸法ルールで設計されていたとしても、下部導電層と
コンタクトホールとの位置合わせマージンが増大し、コ
ンタクトホールが下部導電層から外れて形成されること
がなくなる。

【００１７】また、本発明の第２の半導体装置におい
て、上部導電層と中間導電層を接続する場合には、中間
導電層の厚膜部分に対してエッチングによりコンタクト
ホールを形成する。その際に、中間導電層の表面を完全
に露出させるために、オーバーエッチが行われるが、そ
の部分は、中間導電層の内でも厚膜部分なので、オーバ
ーエッチにより中間導電層を貫通することはなく、その
下の下部導電層に対してショートするなどの不良を防止
できる。

【００１８】

【実施例】以下、本発明の実施例に係る半導体装置につ
いて、図面を参照しつつ詳細に説明する。図１，２は本
発明の第１実施例に係る半導体装置の製造過程を示す要
部断面図、図３，４は本発明の第２の実施例に係る半導
体装置の製造過程を示す要部断面図である。

【００１９】図１，２に示す本発明の第１の実施例に係
る半導体装置は、図２（Ｄ−１）および同図（Ｄ−２）
に示すように、半導体基板２０の表面に、少なくとも下
部導電層２２と、中間導電層２６と、上部導電層３８と
が、第１層間絶縁層２４および第２層間絶縁層３１を介
して積層してある。本実施例では、中間導電層２６が、
コンタクトホール３６ａ，３６ｂを形成すべきパターン
に対応して、他の部分に比較して厚く形成された厚膜部
分２６ａを有する。

【００２０】なお、図２（Ｄ−１）は、中間導電層２６
の厚膜部分２６ａを貫通してコンタクトホール３６ａを
形成し、上層側の上部導電層３８を、中間導電層２６の
下層側に位置する下部導電層２２に対して接続する多層
配線のコンタクト構造を示している。また、図２（Ｄ−
２）は、上部導電層３８と中間導電層２６とをコンタク
トホール３６ｂを通して接続する多層配線のコンタクト
構造を示している。実際の半導体装置では、これら双方
の配線構造が必要に応じて用いられている。

【００２１】以下、この実施例に係る半導体装置の製造
方法に基づき、本発明を説明する。まず、図１（Ａ）に
示すように、たとえば単結晶シリコンウエハなどで構成
される半導体基板２０の表面に、下部導電層２２を形成
する。下部導電層２２は、たとえばＣＶＤ法により成膜
されるポリシリコン層で構成される。この下部導電層２
２は、半導体基板２０上に作り込まれる素子のパターン
に対応した所定のパターンにエッチング加工される。

【００２２】この下部導電層２２が形成された半導体基
板２０の表面には、第１層間絶縁層２４が堆積される。
この第１層間絶縁層２４は、たとえばＣＶＤ法で成膜さ
れる酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰ
ＳＧ層などで構成される。この第１層間絶縁層２４の表
面には、中間導電層２６が堆積される。中間導電層は、
たとえばＣＶＤ法により成膜されるポリシリコン層で構
成される。この中間導電層２６の膜厚Ｔは、その初期時
には、多少厚めに形成され、たとえば１５０ｎｍ程度で
ある。

【００２３】この中間導電層２６の表面には、コンタク
トホールが形成されるパターンに対応したパターンのレ
ジスト膜２８が成膜され、これを用いて、中間導電層２
６は、図１（Ｂ）に示すパターンにエッチング加工され
る。すなわち、中間導電層２６は、コンタクトホールが
形成される部分に対応した領域以外の部分において、エ
ッチング量ｘ1でエッチング加工され、厚さＴ（ｔ＋ｘ1
）の厚膜部分２６ａと、厚さｔの薄膜部分２６ｂとが
形成される。厚膜部分２６ａの膜厚Ｔは、たとえば１５
０ｎｍ程度であり、薄膜部分２６ｂの膜厚ｔは、たとえ
ば１００ｎｍ程度である。ただし、これら膜厚Ｔ，ｔ
は、設計により自由に変更可能である。

【００２４】厚膜部分２６ａの領域幅Ｄは、後述するコ
ンタクトホールの領域幅ｄよりも片側でマージンｙ1 程
度大きく形成する（図１（Ｃ）参照）。マージンｙ1
は、０．２μｍ以上、好ましくは０．５μｍ以上が望ま
しい。中間導電層２６に対して厚膜部分２６ａと薄膜部
分２６ｂとを形成した後には、この中間導電層２６の上
に、図１（Ｂ）に示すように、レジスト膜３０を成膜
し、これを用いて中間導電層２６を、設計に応じたパタ
ーンでエッチング加工する。その後、図１（Ｃ）に示す
ように、中間導電層２６の表面に第２層間絶縁層３１を
堆積する。第２層間絶縁層３１は、第１層間絶縁層と同
一材質で構成されても良いが、異なる材質で構成されて
も良い。

【００２５】この第２層間絶縁層３１の上には、コンタ
クトホールを形成すべきパターンで開口部３４が形成さ
れたレジスト膜３２を成膜する。コンタクトホールの領
域幅ｄは、設計により自由に設定されるが、通常では、
０．４〜１．０μｍ程度である。前述したように、中間
導電層２６の厚膜部分の領域幅Ｄは、このコンタクトホ
ール領域幅ｄに対して片側でマージンｙ1 程度大きく設
計される。

【００２６】このコンタクトホール形成用レジスト膜３
２を用いて、ＲＩＥなどのエッチングを行うことによ
り、図２（Ｄ−１）または図２（Ｄ−２）に示すコンタ
クト構造を得る。図２（Ｄ−１）は、中間導電層２６の
厚膜部分２６ａを貫通してコンタクトホール３６ａを形
成し、上層側の上部導電層３８を、中間導電層２６の下
層側に位置する下部導電層２２に対して接続する多層配
線のコンタクト構造を示している。また、図２（Ｄ−
２）は、上部導電層３８と中間導電層２６とをコンタク
トホール３６ｂを通して接続する多層配線のコンタクト
構造を示している。実際の半導体装置では、これら双方
の配線構造が必要に応じて用いられている。

【００２７】本実施例において、図２（Ｄ−１）に示す
ように、上部導電層３８と中間導電層２６と下部導電層
２２とを全て接続する場合には、まず、図１（Ｃ）に示
すレジスト膜３２を用いてＲＩＥなどのエッチングを行
い、第２層間絶縁層３１、中間導電層２６の厚膜部分２
６ａおよび第１層間絶縁層２４を貫通してコンタクトホ
ール３６ａを形成する。その後、コンタクトホール３６
ａ内に入り込むように、上部導電層３８を成膜する。上
部導電層３８は、ポリシリコン層、ポリサイド層（ポリ
シリコン層とシリサイド層との複合層）、アルミニウム
などの金属層などで構成される。

【００２８】図２（Ｄ−１）のコンタクト構造では、中
間導電層２６と上部導電層３８とは、中間導電層２６の
厚膜部分２６ａを介して接続されるので、従来に比較し
て厚膜部分２６ａの膜厚の増大に比例して接続面積が増
大する。したがって、中間導電層２６の薄膜部分２６ｂ
が薄膜化したとしても、コンタクト部分では、コンタク
ト抵抗の低減を図ることができる。

【００２９】また、本実施例の半導体装置において、上
部導電層３８と中間導電層２６を接続する場合には、図
２（Ｄ−２）に示すように、第２層間絶縁層３１に対し
てコンタクトホール３６ｂを形成し、中間導電層２６の
厚膜部分２６ａに対してオーバーエッチを行い、厚膜部
分２６ａの表面を露出させる。その際に、厚膜部分２６
ａの表面には、オーバーエッチにより深さｘ2 の溝がで
きる。しかし、オーバーエッチは、中間導電層２６の厚
膜部分に対して行われるため、この深さｘ2 の溝が、中
間導電層２６を貫通することはなく、その下の下部導電
層２２に対してショートするなどの不良を防止できる。

【００３０】次に、本発明の第２の実施例に係る多層配
線構造の半導体装置について、図３，４に基づき説明す
る。図３，４に示す本発明の第２の実施例に係る多層配
線構造の半導体装置は、以下に示す製造方法で製造され
る。

【００３１】まず、図３（Ａ）に示すように、たとえば
単結晶シリコンウエハなどで構成される半導体基板２０
の表面に、下部導電層４２を形成する。下部導電層４２
は、たとえばＣＶＤ法により成膜されるポリシリコン層
で構成される。この下部導電層４２は、半導体基板２０
上に作り込まれる素子のパターンに対応した所定のパタ
ーンにエッチング加工される。

【００３２】この下部導電層４２が形成された半導体基
板２０の表面には、第１層間絶縁層４４が堆積される。
この第１層間絶縁層４４は、たとえばＣＶＤ法で成膜さ
れる酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰ
ＳＧ層などで構成される。この第１層間絶縁層４４の表
面には、中間導電層４６が堆積される。中間導電層は、
たとえばＣＶＤ法により成膜されるポリシリコン層で構
成される。この中間導電層４６の膜厚Ｔは、その初期時
には、多少厚めに形成され、たとえば１５０ｎｍ程度で
ある。

【００３３】この中間導電層４６の表面には、コンタク
トホールが形成されるパターンに対応し、且つ中央部に
開口部４７が形成されたパターンのレジスト膜４８が成
膜される。レジスト膜４８の外径側領域幅Ｄ2 は、後述
するコンタクトホールの領域幅ｄよりも大きく、しかも
下部導電層４２の線幅Ｄ3 よりも大きい寸法で設計され
る。開口部４７の領域幅Ｄ1は、後述するコンタクトホ
ールの領域幅ｄよりも小さい寸法に設定され、その値は
特に限定されないが、たとえば０．３５μｍ程度であ
る。

【００３４】このレジスト膜４８を用いて、中間導電層
４６は、図３（Ｂ）に示すパターンにエッチング加工さ
れる。すなわち、中間導電層４６は、コンタクトホール
が形成される部分に対応した領域以外の部分とレジスト
膜４８の開口部４７に相当する部分において、エッチン
グ量ｘ1 でエッチング加工され、厚さＴ（ｔ＋ｘ1 ）の
厚膜部分４６ａと、厚さｔの薄膜部分４６ｂ，４６ｃと
が形成される。一方の薄膜部分４６ｂは、中間導電層２
６の配線領域に形成され、他方の薄膜部分４６ｃは、コ
ンタクト領域に相当するパターンで形成される厚肉部分
４６ａの略中央部に形成される。

【００３５】厚膜部分４６ａの膜厚Ｔは、たとえば１５
０ｎｍ程度であり、薄膜部分４６ｂおよび薄膜部分４６
ｃの膜厚ｔは、たとえば１００ｎｍ程度である。ただ
し、これら膜厚Ｔ，ｔは、設計により自由に変更可能で
ある。中間導電層４６に対して厚膜部分４６ａと薄膜部
分４６ｂ，４６ｃとを形成した後には、この中間導電層
４６の上に、図３（Ｂ）に示すように、レジスト膜５０
を成膜し、これを用いて中間導電層４６を設計に応じた
パターンでエッチング加工する。その後、図３（Ｃ）に
示すように、中間導電層４６の表面に第２層間絶縁層５
１を堆積する。第２層間絶縁層５１は、第１層間絶縁層
４４と同一材質で構成されても良いが、異なる材質で構
成されても良い。

【００３６】この第２層間絶縁層５１の上には、コンタ
クトホールを形成すべきパターンで開口部５４が形成さ
れたレジスト膜５２を成膜する。コンタクトホールの領
域幅ｄは、設計により自由に設定されるが、通常では、
０．４〜１．０μｍ程度である。中間導電層４６の厚膜
部分の外径側領域幅は、このコンタクトホール領域幅ｄ
に対して片側０．５μｍ以上程度のマージンで大きく設
計される。

【００３７】このコンタクトホール形成用レジスト膜５
２を用いて、ＲＩＥなどのエッチングを行うことによ
り、上部導電層３８と中間導電層２６と下部導電層４２
とを全て接続する場合には、図４（Ｄ）に示すように、
まず、第２層間絶縁層５１、中間導電層４６の厚膜部分
４６ａおよび第１層間絶縁層４４を貫通してコンタクト
ホール５６を形成する。このエッチングに際しては、層
間絶縁層５１，４４のエッチングガス条件と、中間導電
層４６のエッチングガス条件とは、変えることが好まし
い。すなわち、層間絶縁層５１，４４のエッチングは、
中間導電層４６に対して選択比がとれる条件で行い、中
間導電層４６のエッチングに際しては、層間絶縁層５
１，４４との選択比がとれる条件で行う。

【００３８】このようなエッチングによりコンタクトホ
ール５６を形成する際に、厚膜部分４６ａのほぼ中央部
に薄膜部分４６ｃが形成してあるので、厚膜部分４６ａ
を貫通するコンタクトホール５６を形成する際に、中間
導電層４６から下部導電層４２へ向かうコンタクトホー
ル５６の途中に段差５９が形成され、段差５９後のコン
タクトホール５６の下部領域幅ｄ1 が自己整合的に小さ
くなる。その結果、下部導電層４２の線幅Ｄ3 が最小寸
法ルールで設計されていたとしても、下部導電層４２と
コンタクトホール５６との位置合わせマージンｙ2 が増
大し、コンタクトホール５６が下部導電層４２から外れ
て形成されることがなくなる。なお、段差５９は、厚膜
部分４６ａの表面から深さｔの位置に形成され、段差５
９から厚膜部分４６ａ下面までの深さｘ3 は約５０nmと
なる。

【００３９】その後、図４（Ｅ）に示すように、コンタ
クトホール５６内に入り込むように、上部導電層６０を
成膜する。上部導電層６０は、ポリシリコン層、ポリサ
イド層（ポリシリコン層とシリサイド層との複合層）、
アルミニウムなどの金属層などで構成される。

【００４０】本実施例の半導体装置では、上部導電層６
０と中間導電層４６と下部導電層４２とを全て接続する
場合には、中間導電層４６の厚膜部分４６ａを貫通して
コンタクトホール５６を形成し、上層側の上部導電層６
０を、中間導電層４６の下層側に位置する下部導電層４
２に対して接続すれば良い。その場合には、中間導電層
４６と上部導電層６０とは、中間導電層４６の厚膜部分
４６ａを介して接続されるので、厚膜部分の膜厚の増大
に応じて接続面積が増大すると共に、段差５９の面積も
加算されて接続面積が増大する。したがって、中間導電
層４６の実際の配線部分である薄膜部分４６ｂが薄膜化
したとしても、コンタクト抵抗の低減を図ることができ
る。

【００４１】また、本実施例において、上部導電層６０
と中間導電層４６を接続する場合には、第２層間絶縁層
５１に対してコンタクトホールを形成し、中間導電層４
６の厚膜部分４６ａに対してオーバーエッチを行い、厚
膜部分４６ａの表面を露出させる。その際に、厚膜部分
４２６ａの表面には、オーバーエッチにより溝ができ
る。しかし、オーバーエッチは、中間導電層４６の厚膜
部分４６ａに対して行われるため、この溝が、中間導電
層４６を貫通することはなく、その下の下部導電層４２
に対してショートするなどの不良を防止できる。

【００４２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した各実施例では、導電層を
三層としたが、四層以上の導電層を有する多層配線構造
の半導体装置に対して本発明を適用することも可能であ
る。

【００４３】

【発明の効果】以上説明してきたように、本発明の第１
の半導体装置において、上部導電層と中間導電層と下部
導電層とを全て接続する場合には、中間導電層の厚膜部
分を貫通してコンタクトホールを形成し、上層側の上部
導電層を、中間導電層の下層側に位置する下部導電層に
対して接続すれば良い。その場合には、中間導電層と上
部導電層とは、中間導電層の厚膜部分を介して接続され
るので、従来に比較して厚膜部分の膜厚の増大に比例し
て接続面積が増大する。したがって、中間導電層が薄膜
化したとしても、コンタクト抵抗の低減を図ることがで
きる。

【００４４】また、本発明の第１の半導体装置におい
て、上部導電層と中間導電層を接続する場合には、中間
導電層の厚膜部分に対してエッチングによりコンタクト
ホールを形成する。その際に、中間導電層の表面を完全
に露出させるために、オーバーエッチが行われるが、そ
の部分は、中間導電層の内でも厚膜部分なので、オーバ
ーエッチにより中間導電層を貫通することはなく、その
下の下部導電層に対してショートするなどの不良を防止
できる。

【００４５】また、本発明の第２の半導体装置では、上
部導電層と中間導電層と下部導電層とを全て接続する場
合には、中間導電層の厚膜部分を貫通してコンタクトホ
ールを形成し、上層側の上部導電層を、中間導電層の下
層側に位置する下部導電層に対して接続すれば良い。そ
の場合には、中間導電層と上部導電層とは、中間導電層
の厚膜部分を介して接続されるので、従来に比較して厚
膜部分の膜厚の増大に応じて接続面積が増大する。した
がって、中間導電層が薄膜化したとしても、コンタクト
抵抗の低減を図ることができる。しかも本発明の第２の
半導体装置では、厚膜部分のほぼ中央部に薄膜部分が形
成してあるので、厚膜部分を貫通するコンタクトホール
を形成する際に、中間導電層から下部導電層へ向かうコ
ンタクトホールの領域幅が自己整合的に小さくなり、下
部導電層の線幅が最小寸法ルールで設計されていたとし
ても、下部導電層とコンタクトホールとの位置合わせマ
ージンが増大し、コンタクトホールが下部導電層から外
れて形成されることがなくなる。

【００４６】また、本発明の第２の半導体装置におい
て、上部導電層と中間導電層を接続する場合には、中間
導電層の厚膜部分に対してエッチングによりコンタクト
ホールを形成する。その際に、中間導電層の表面を完全
に露出させるために、オーバーエッチが行われるが、そ
の部分は、中間導電層の内でも厚膜部分なので、オーバ
ーエッチにより中間導電層を貫通することはなく、その
下の下部導電層に対してショートするなどの不良を防止
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る多層配線構造の半導
体装置の製造過程を示す要部断面図である。

【図２】同実施例に係る多層配線構造の半導体装置の製
造過程を示す要部断面図である。

【図３】本発明の第２の実施例に係る多層配線構造の半
導体装置の製造過程を示す要部断面図である。

【図４】同実施例に係る多層配線構造の半導体装置の製
造過程を示す要部断面図である。

【図５】従来例に係る多層配線構造の半導体装置の要部
断面図である。

【図６】その他の従来例に係る多層配線構造の半導体装
置の要部断面図である。

【図７】図６に示す半導体装置の要部平面図である。

【符号の説明】

２０… 半導体基板２２，４２… 下部導電層２４，４４… 第１層間絶縁層２６，４６… 中間導電層２６ａ，４６ａ… 厚膜部分２６ｂ，４６ｂ，４６ｃ… 薄膜部分３１，５１… 第２層間絶縁層３６ａ，３６ｂ，５６… コンタクトホール３８，６０… 上部導電層

Claims

【特許請求の範囲】

【請求項１】複数の導電層が層間絶縁層を介して積層
してある多層配線構造の半導体装置において、中間に位
置する中間導電層が、コンタクトホールを形成すべきパ
ターンに対応して、他の部分に比較して厚く形成された
厚膜部分を有することを特徴とする半導体装置。
【請求項２】上記中間導電層の厚膜部分を貫通して、
上層側の上部導電層が、中間導電層の下層側に位置する
下部導電層に対して接続されることを特徴とする請求項
１に記載の半導体装置。
【請求項３】上記中間導電層の厚膜部分に対して貫通
することなく、中間導電層の上層側の上部導電層が中間
導電層に対して接続されることを特徴とする請求項１に
記載の半導体装置。
【請求項４】複数の導電層が層間絶縁層を介して積層
してある多層配線構造の半導体装置において、中間に位
置する中間導電層が、コンタクトホールを形成すべきパ
ターンに対応して、他の部分に比較して厚く形成された
厚膜部分を有し、この厚肉部分の略中央部には、薄膜部
分が形成されていることを特徴とする半導体装置。
【請求項５】上記厚膜部分の略中央部に形成してある
薄膜部分の領域幅が、コンタクトホールの領域幅よりも
小さいことを特徴とする請求項４に記載の半導体装置。