JPH05343531A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05343531A JPH05343531A JP15236792A JP15236792A JPH05343531A JP H05343531 A JPH05343531 A JP H05343531A JP 15236792 A JP15236792 A JP 15236792A JP 15236792 A JP15236792 A JP 15236792A JP H05343531 A JPH05343531 A JP H05343531A
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- Japan
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- layer
- alloy
- wiring
- tin
- semiconductor device
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Abstract
(57)【要約】
【目的】下層配線と上層配線の接続孔部にＷを埋め込む
場合に、接続孔部の抵抗増大や、下層配線の抵抗増大が
生じることのない半導体装置及びその製造方法を提供す
る。 【構成】半導体基板１０１上に第１のＡｌ合金１０２を
形成し、層間絶縁膜１０３、接続孔１０４を形成する。
密着層として、第２のＡｌ合金１０５、ＴｉＮ１０６を
形成する。次に、Ｗ１０７をＣＶＤ法により形成し、前
記Ｗ１０７をＳＦ6 等を用いたドライエッチング法によ
りエッチバックすることにより、抵抗の増大が生じない
接続孔を形成することが出来る。
場合に、接続孔部の抵抗増大や、下層配線の抵抗増大が
生じることのない半導体装置及びその製造方法を提供す
る。 【構成】半導体基板１０１上に第１のＡｌ合金１０２を
形成し、層間絶縁膜１０３、接続孔１０４を形成する。
密着層として、第２のＡｌ合金１０５、ＴｉＮ１０６を
形成する。次に、Ｗ１０７をＣＶＤ法により形成し、前
記Ｗ１０７をＳＦ6 等を用いたドライエッチング法によ
りエッチバックすることにより、抵抗の増大が生じない
接続孔を形成することが出来る。
Description
【０００１】
【産業上の利用分野】本発明は多層配線を有する半導体
装置の配線構造、特に下層配線層と上層配線層との接続
部の構造及びその製造方法に関する。
装置の配線構造、特に下層配線層と上層配線層との接続
部の構造及びその製造方法に関する。
【０００２】
【従来の技術】従来の多層配線を有する半導体装置にお
いて、下層配線と上層配線の接続部にＷを埋め込む場合
には、図５に示すように、密着層としてＴｉＮ５０５及
び５０６を形成し前記ＴｉＮ５０５、前記５０６をドラ
イエッチングほうにより接続孔５０４の中だけに残すよ
うにエッチバックし上層配線５０７を形成する方法や、
図６に示すように密着層としてＴｉ６０５とＴｉＮ６０
６の２層膜を用いる方法がある。
いて、下層配線と上層配線の接続部にＷを埋め込む場合
には、図５に示すように、密着層としてＴｉＮ５０５及
び５０６を形成し前記ＴｉＮ５０５、前記５０６をドラ
イエッチングほうにより接続孔５０４の中だけに残すよ
うにエッチバックし上層配線５０７を形成する方法や、
図６に示すように密着層としてＴｉ６０５とＴｉＮ６０
６の２層膜を用いる方法がある。
【０００３】図５中、５０１は半導体基板、５０２は下
層配線、５０３は層間絶縁膜、５０４は接続孔、５０５
はＴｉＮ、５０６はＷ、５０７は上層配線であり、図６
中、６０１は半導体基板、６０２は下層配線、６０３は
層間絶縁膜、６０４は接続孔、６０５はＴｉ、６０６は
ＴｉＮ、６０７はＷ、６０８は上層配線である。
層配線、５０３は層間絶縁膜、５０４は接続孔、５０５
はＴｉＮ、５０６はＷ、５０７は上層配線であり、図６
中、６０１は半導体基板、６０２は下層配線、６０３は
層間絶縁膜、６０４は接続孔、６０５はＴｉ、６０６は
ＴｉＮ、６０７はＷ、６０８は上層配線である。
【０００４】
【発明が解決しようとする課題】しかし前述の従来の技
術では、密着層としてＴｉＮを反応性スパッタ法で形成
すると接続孔部に露出しているＡｌ合金が窒化され絶縁
体であるＡｌＮが形成され、接続孔部の抵抗が高くなっ
てしまうという課題がある。それを防止するために密着
層としてＴｉとＴｉＮの２層膜を使う方法もあるが、こ
の場合には下層配線中にＴｉが拡散しＡｌ−Ｔｉ合金が
形成され配線抵抗が高いものとなってしまうという課題
がある。
術では、密着層としてＴｉＮを反応性スパッタ法で形成
すると接続孔部に露出しているＡｌ合金が窒化され絶縁
体であるＡｌＮが形成され、接続孔部の抵抗が高くなっ
てしまうという課題がある。それを防止するために密着
層としてＴｉとＴｉＮの２層膜を使う方法もあるが、こ
の場合には下層配線中にＴｉが拡散しＡｌ−Ｔｉ合金が
形成され配線抵抗が高いものとなってしまうという課題
がある。
【０００５】そこで本発明は、このような課題を解決す
るもので、その目的とするところは上層配線と下層配線
の接続孔の穴埋めをＷを使って行い、接続孔部の抵抗が
低く、配線抵抗にも影響を与えない接続を行った半導体
装置及びその製造方法を提供するところにある。
るもので、その目的とするところは上層配線と下層配線
の接続孔の穴埋めをＷを使って行い、接続孔部の抵抗が
低く、配線抵抗にも影響を与えない接続を行った半導体
装置及びその製造方法を提供するところにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
下層配線層と上層配線層との接続部の配線構造がＡｌ合
金とＴｉＮとＷの積層膜であり、接続孔の側壁にはＡｌ
合金が存在することを特徴とする。
下層配線層と上層配線層との接続部の配線構造がＡｌ合
金とＴｉＮとＷの積層膜であり、接続孔の側壁にはＡｌ
合金が存在することを特徴とする。
【０００７】本発明の半導体装置の製造方法は、下層配
線層が形成された半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜に接続孔を開孔する工程と、Ａｌ合金と
ＴｉＮを形成する工程とＷを形成する工程と、Ｗをエッ
チバックする工程と、上層配線を形成する工程を有する
ことを特徴とする。また、Ｗをエッチバックする工程に
おいて、ＴｉＮとＡｌも同時にエッチングする方法もあ
る。
線層が形成された半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜に接続孔を開孔する工程と、Ａｌ合金と
ＴｉＮを形成する工程とＷを形成する工程と、Ｗをエッ
チバックする工程と、上層配線を形成する工程を有する
ことを特徴とする。また、Ｗをエッチバックする工程に
おいて、ＴｉＮとＡｌも同時にエッチングする方法もあ
る。
【０００８】
【実施例】以下、本発明について実施例に基づき詳細に
説明する。
説明する。
【０００９】図１は本発明の１実施例を工程順に示す断
面図である。まず、トランジスタ等が形成されている半
導体基板１０１上に下層配線として第１のＡｌ合金１０
２を０．５μｍスパッタ法により形成し、所望のパター
ンのフォトレジストを形成し、前記フォトレジストをマ
スクとして前記第１のＡｌ合金１０２をＢＣｌ3 、Ｃｌ
2 等を用いたドライエッチング法によりエッチングし、
マスクとして使用したフォトレジストを除去し、下層配
線を形成する（図１（ａ））。
面図である。まず、トランジスタ等が形成されている半
導体基板１０１上に下層配線として第１のＡｌ合金１０
２を０．５μｍスパッタ法により形成し、所望のパター
ンのフォトレジストを形成し、前記フォトレジストをマ
スクとして前記第１のＡｌ合金１０２をＢＣｌ3 、Ｃｌ
2 等を用いたドライエッチング法によりエッチングし、
マスクとして使用したフォトレジストを除去し、下層配
線を形成する（図１（ａ））。
【００１０】次に、層間絶縁膜１０３を１μｍ十分に平
坦化を行って形成し、所望のパターンのフォトレジスト
を形成し前記フォトレジストをマスクとして前記層間絶
縁膜１０３をＣＨＦ3 等を用いたドライエッチングによ
りエッチングし、マスクとして使用したフォトレジスト
を除去し、接続孔１０４を形成する（図１（ｂ））。
坦化を行って形成し、所望のパターンのフォトレジスト
を形成し前記フォトレジストをマスクとして前記層間絶
縁膜１０３をＣＨＦ3 等を用いたドライエッチングによ
りエッチングし、マスクとして使用したフォトレジスト
を除去し、接続孔１０４を形成する（図１（ｂ））。
【００１１】次いで、密着層として、第２のＡｌ合金１
０５を１００ｎｍスパッタ法で形成し、連続してＴｉＮ
１０６を１００ｎｍ反応性スパッタ法により形成する。
ＴｉＮ１０６の形成の時に、第２のＡｌ合金１０５の表
面はわずかに窒化される場合があるが、それは第２のＡ
ｌ合金１０５が無かった場合に比べて露出しているＡｌ
の表面積が十分に広いために窒化の程度は全く違うこと
になる（第２のＡｌＡｌ合金１０５が無い場合のＡｌの
表面積は接続孔の面積だけであり、１０分の１以下とな
る）（図１（ｃ））。
０５を１００ｎｍスパッタ法で形成し、連続してＴｉＮ
１０６を１００ｎｍ反応性スパッタ法により形成する。
ＴｉＮ１０６の形成の時に、第２のＡｌ合金１０５の表
面はわずかに窒化される場合があるが、それは第２のＡ
ｌ合金１０５が無かった場合に比べて露出しているＡｌ
の表面積が十分に広いために窒化の程度は全く違うこと
になる（第２のＡｌＡｌ合金１０５が無い場合のＡｌの
表面積は接続孔の面積だけであり、１０分の１以下とな
る）（図１（ｃ））。
【００１２】次に、Ｗ１０７を０．５μｍＣＶＤ法によ
り形成する（図１（ｄ））。
り形成する（図１（ｄ））。
【００１３】次いで、前記Ｗ１０７をＳＦ6 等を用いた
ドライエッチング法によりエッチバックする（図１
（ｅ））。
ドライエッチング法によりエッチバックする（図１
（ｅ））。
【００１４】次に、上層配線として、第３のＡｌ合金１
０８を０．７μｍスパッタ法により形成し、所望のパタ
ーンのフォトレジストを形成し、前記フォトレジストを
マスクとして前記第３のＡｌ合金１０８をＢＣｌ3 、Ｃ
ｌ2 等を用いたドライエッチング法によりエッチング
し、マスクとして使用したフォトレジストを除去し、上
層配線を形成する（図１（ｆ））。
０８を０．７μｍスパッタ法により形成し、所望のパタ
ーンのフォトレジストを形成し、前記フォトレジストを
マスクとして前記第３のＡｌ合金１０８をＢＣｌ3 、Ｃ
ｌ2 等を用いたドライエッチング法によりエッチング
し、マスクとして使用したフォトレジストを除去し、上
層配線を形成する（図１（ｆ））。
【００１５】この様にして形成された上層配線と下層配
線の接続部では、密着層としてＴｉＮのみを形成した場
合のような接続孔部の抵抗の増大や、密着層としてＴｉ
とＴｉＮの２層構造を使用した場合のようなＡｌ合金中
へのＴｉの拡散による下層配線の抵抗増大が生じること
はない。
線の接続部では、密着層としてＴｉＮのみを形成した場
合のような接続孔部の抵抗の増大や、密着層としてＴｉ
とＴｉＮの２層構造を使用した場合のようなＡｌ合金中
へのＴｉの拡散による下層配線の抵抗増大が生じること
はない。
【００１６】他の実施例としては、図２に示すようにＷ
２０７をエッチバックする工程に於てＴｉＮ２０６と第
２のＡｌ合金２０５を連続してエッチングする事により
配線自体の膜厚を薄くすることが可能となり、パッシベ
ーションや層間絶縁膜のカバレージがよくなり信頼性の
高いものとなる。図２中、２０１は半導体基板、２０２
は第１のＡｌ合金、２０３は層間絶縁膜、２０４は接続
孔、２０５は第２のＡｌ合金、２０６はＴｉＮ、２０７
はＷ、２０８は第３のＡｌ合金である。
２０７をエッチバックする工程に於てＴｉＮ２０６と第
２のＡｌ合金２０５を連続してエッチングする事により
配線自体の膜厚を薄くすることが可能となり、パッシベ
ーションや層間絶縁膜のカバレージがよくなり信頼性の
高いものとなる。図２中、２０１は半導体基板、２０２
は第１のＡｌ合金、２０３は層間絶縁膜、２０４は接続
孔、２０５は第２のＡｌ合金、２０６はＴｉＮ、２０７
はＷ、２０８は第３のＡｌ合金である。
【００１７】また配線層として合金の単層膜を使用した
が、ＴｉＮまたはＴｉとＴｉＮの２層膜またはＴｉＷま
たはＷＮなどのバリアメタルとＡｌ合金の多層膜も使用
することが可能であり、上層配線にバリアメタルを使用
すると図３や図４のようになる。図３中、３０１は半導
体基板、３０２は第１のＡｌ合金、３０３は層間絶縁
膜、３０４は接続孔、３０５は第２のＡｌ合金、３０６
はＴｉＮ、３０７はＷ、３０８はバリアメタル、３０９
は第３のＡｌ合金であり、図４中、４０１は半導体基
板、４０２は第１のＡｌ合金、４０３は層間絶縁膜、４
０４は接続孔、４０５は第２のＡｌ合金、４０６はＴｉ
Ｎ、４０７はＷ、４０８はバリアメタル、４０９は第３
のＡｌ合金である。
が、ＴｉＮまたはＴｉとＴｉＮの２層膜またはＴｉＷま
たはＷＮなどのバリアメタルとＡｌ合金の多層膜も使用
することが可能であり、上層配線にバリアメタルを使用
すると図３や図４のようになる。図３中、３０１は半導
体基板、３０２は第１のＡｌ合金、３０３は層間絶縁
膜、３０４は接続孔、３０５は第２のＡｌ合金、３０６
はＴｉＮ、３０７はＷ、３０８はバリアメタル、３０９
は第３のＡｌ合金であり、図４中、４０１は半導体基
板、４０２は第１のＡｌ合金、４０３は層間絶縁膜、４
０４は接続孔、４０５は第２のＡｌ合金、４０６はＴｉ
Ｎ、４０７はＷ、４０８はバリアメタル、４０９は第３
のＡｌ合金である。
【００１８】
【発明の効果】以上述べたように本発明によれば、下層
配線と上層配線の接続孔部にＷを埋め込む場合に、密着
層としてＡｌ合金とＴｉＮの２層膜を使用することによ
り、密着層としてＴｉＮのみを形成した場合のような接
続孔部の抵抗の増大や、密着層としてＴｉとＴｉＮの２
層構造を使用した場合のようなＡｌ合金中へのＴｉの拡
散による下層配線の抵抗増大が生じることのない半導体
装置及びその製造方法を提供することができる。
配線と上層配線の接続孔部にＷを埋め込む場合に、密着
層としてＡｌ合金とＴｉＮの２層膜を使用することによ
り、密着層としてＴｉＮのみを形成した場合のような接
続孔部の抵抗の増大や、密着層としてＴｉとＴｉＮの２
層構造を使用した場合のようなＡｌ合金中へのＴｉの拡
散による下層配線の抵抗増大が生じることのない半導体
装置及びその製造方法を提供することができる。
【図１】 （ａ）〜（ｆ）は本発明の半導体装置の１実
施例を示す工程断面図である。
施例を示す工程断面図である。
【図２】 本発明の半導体装置の他の１実施例を示す断
面図である。
面図である。
【図３】 本発明の半導体装置の他の１実施例を示す断
面図である。
面図である。
【図４】 本発明の半導体装置の他の１実施例を示す断
面図である。
面図である。
【図５】 従来の半導体装置の１実施例を示す断面図で
ある。
ある。
【図６】 従来の半導体装置の他の１実施例を示す断面
図である。
図である。
１０１、２０１、３０１、４０１・・・半導体基板 １０２、２０２、３０２、４０２・・・第１のＡｌ合金 １０３、２０３、３０３、４０３・・・層間絶縁膜 １０４、２０４、３０４、４０４・・・接続孔 １０５、２０５、３０５、４０５・・・第２のＡｌ合金 １０６、２０６、３０６、４０６・・・ＴｉＮ １０７、２０７、３０７、４０７・・・Ｗ ３０８、４０８・・・・・・・・・・・バリアメタル １０８、２０８、３０９、４０９・・・第３のＡｌ合金 ５０１、６０１・・・半導体基板 ５０２、６０２・・・下層配線 ５０３、６０３・・・層間絶縁膜 ５０４、６０４・・・接続孔 ６０５・・・・・・・Ｔｉ ５０５、６０６・・・ＴｉＮ ５０６、６０７・・・Ｗ ５０７、６０８・・・上層配線
Claims (3)
- 【請求項１】 下層配線層と上層配線層との接続部の配
線構造がＡｌ合金とＴｉＮとＷの積層膜であり、接続孔
の側壁にはＡｌ合金が存在することを特徴とする半導体
装置。 - 【請求項２】 下層配線層が形成された半導体基板上に
層間絶縁膜を形成し、前記層間絶縁膜に接続孔を開孔す
る工程と、Ａｌ合金とＴｉＮを形成する工程とＷを形成
する工程と、Ｗをエッチバックする工程と、上層配線を
形成する工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 Ｗをエッチバックする工程において、Ｔ
ｉＮとＡｌも同時にエッチングする事を特徴とする請求
項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15236792A JPH05343531A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15236792A JPH05343531A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343531A true JPH05343531A (ja) | 1993-12-24 |
Family
ID=15538980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15236792A Pending JPH05343531A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740336A2 (en) * | 1995-04-27 | 1996-10-30 | Nec Corporation | Method for fabricating semiconductor device having buried contact structure |
| KR100852844B1 (ko) * | 2005-07-13 | 2008-08-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1992
- 1992-06-11 JP JP15236792A patent/JPH05343531A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740336A2 (en) * | 1995-04-27 | 1996-10-30 | Nec Corporation | Method for fabricating semiconductor device having buried contact structure |
| EP0740336A3 (en) * | 1995-04-27 | 1998-01-21 | Nec Corporation | Method for fabricating semiconductor device having buried contact structure |
| KR100852844B1 (ko) * | 2005-07-13 | 2008-08-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7566972B2 (en) | 2005-07-13 | 2009-07-28 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the semiconductor device |
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