JP2925094B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2925094B2 JP2925094B2 JP3005966A JP596691A JP2925094B2 JP 2925094 B2 JP2925094 B2 JP 2925094B2 JP 3005966 A JP3005966 A JP 3005966A JP 596691 A JP596691 A JP 596691A JP 2925094 B2 JP2925094 B2 JP 2925094B2
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- wiring
- contact
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般に、半導体装置
の製造方法に関するものであり、より特定的には、アス
ペクト比の高いコンタクトホールの側壁部において断線
が生じないように改良された、半導体装置の製造方法に
関する。
の製造方法に関するものであり、より特定的には、アス
ペクト比の高いコンタクトホールの側壁部において断線
が生じないように改良された、半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、ＬＳＩの高密度化、高集積化に伴
ない、配線の多層化が進み、コンタクトホールのアスペ
クト比も異なるものが生じ、またコンタクトホールの径
も小さくなってきている。このような状況下において、
アスペクト比が高いコンタクトホールに対して、Ａｌ配
線を施すために、選択Ｗ法等の埋込技術が用いられよう
としている。以下、従来より行なわれている、選択Ｗ法
を用いたコンタクトホールの埋込方法およびＡｌ配線の
形成方法について説明する。
ない、配線の多層化が進み、コンタクトホールのアスペ
クト比も異なるものが生じ、またコンタクトホールの径
も小さくなってきている。このような状況下において、
アスペクト比が高いコンタクトホールに対して、Ａｌ配
線を施すために、選択Ｗ法等の埋込技術が用いられよう
としている。以下、従来より行なわれている、選択Ｗ法
を用いたコンタクトホールの埋込方法およびＡｌ配線の
形成方法について説明する。
【０００３】図３は、従来より行なわれている、選択Ｗ
法を用いた、Ａｌ配線の形成方法の工程を断面図で示し
たものである。
法を用いた、Ａｌ配線の形成方法の工程を断面図で示し
たものである。
【０００４】図３（ａ）を参照して、シリコン基板１の
上方に、絶縁膜３ａを介して、ポリシリコン等の配線２
が形成されている。配線２を覆うように、シリコン基板
１の上に、層間絶縁膜３が形成されている。
上方に、絶縁膜３ａを介して、ポリシリコン等の配線２
が形成されている。配線２を覆うように、シリコン基板
１の上に、層間絶縁膜３が形成されている。
【０００５】層間絶縁膜３中に、配線２の接続部２ａを
露出させるための第１のコンタクトホール９ａと、シリ
コン基板１の接続部１ａを露出させるための第２のコン
タクトホール９ｂを、ドライエッチングにより開口す
る。
露出させるための第１のコンタクトホール９ａと、シリ
コン基板１の接続部１ａを露出させるための第２のコン
タクトホール９ｂを、ドライエッチングにより開口す
る。
【０００６】図３（ｂ）を参照して、選択Ｗ法を用い
て、第１のコンタクトホール９ａ内にＷが埋め込まれ
て、これが満たされるまで、Ｗ１０ａを成長させる。こ
のとき、第１のコンタクトホール９ａよりもアスペクト
比の高い第２のコンタクトホール９ｂにおいては、Ｗ１
０ｂが第２のコンタクトホール９ｂ内の途中まで埋め込
まれる。
て、第１のコンタクトホール９ａ内にＷが埋め込まれ
て、これが満たされるまで、Ｗ１０ａを成長させる。こ
のとき、第１のコンタクトホール９ａよりもアスペクト
比の高い第２のコンタクトホール９ｂにおいては、Ｗ１
０ｂが第２のコンタクトホール９ｂ内の途中まで埋め込
まれる。
【０００７】図３（ｃ）を参照して、Ｗ１０ａとＷ１０
ｂと接触するように、バリヤメタルとしてのＴｉＮ層７
とＡｌ配線８を順次、形成する。
ｂと接触するように、バリヤメタルとしてのＴｉＮ層７
とＡｌ配線８を順次、形成する。
【０００８】
【発明が解決しようとする課題】以上が、従来の、選択
Ｗ法を用いるＡｌ配線の形成方法である。
Ｗ法を用いるＡｌ配線の形成方法である。
【０００９】しかしながら、アスペクト比の異なる、少
なくとも２種のコンタクトホールを有する場合におい
て、選択Ｗ法を用いて、これらのコンタクトホール中
に、Ｗの埋込を行なうと、以下の問題点が生じた。すな
わち、図３（ｃ）を参照して、アスペクト比の低い第１
のコンタクトホール９ａをちょうど埋め込むようにＷ１
０ａを埋め込むと、アスペクト比の高い第２のコンタク
トホール９ｂ中では、途中までしかＷ１０ｂが埋め込ま
れない。その結果、これらＷ１０ａ，１０ｂと接触する
ように形成されるＴｉＮ層７とＡｌ配線８は、第２のコ
ンタクトホール９ｂ中では、アスペクト比がまだ高いた
めに、コンタクトホールの側壁部１１において、断線が
生じるという問題点があった。
なくとも２種のコンタクトホールを有する場合におい
て、選択Ｗ法を用いて、これらのコンタクトホール中
に、Ｗの埋込を行なうと、以下の問題点が生じた。すな
わち、図３（ｃ）を参照して、アスペクト比の低い第１
のコンタクトホール９ａをちょうど埋め込むようにＷ１
０ａを埋め込むと、アスペクト比の高い第２のコンタク
トホール９ｂ中では、途中までしかＷ１０ｂが埋め込ま
れない。その結果、これらＷ１０ａ，１０ｂと接触する
ように形成されるＴｉＮ層７とＡｌ配線８は、第２のコ
ンタクトホール９ｂ中では、アスペクト比がまだ高いた
めに、コンタクトホールの側壁部１１において、断線が
生じるという問題点があった。
【００１０】この発明は、上記のような問題点を解決す
るためになされたもので、多層配線構造を有し、かつ、
アスペクト比の異なる少なくとも２種のコンタクトホー
ルを有する半導体装置の製造方法において、アスペクト
比の高いコンタクトホールの側壁部において断線が生じ
ないようにし、かつアスペクト比の低いコンタクトホー
ルにおいても、最下層のＡｌ配線と良好な接続を確保す
ることができるように改良された半導体装置の製造方法
を提供することを目的とする。
るためになされたもので、多層配線構造を有し、かつ、
アスペクト比の異なる少なくとも２種のコンタクトホー
ルを有する半導体装置の製造方法において、アスペクト
比の高いコンタクトホールの側壁部において断線が生じ
ないようにし、かつアスペクト比の低いコンタクトホー
ルにおいても、最下層のＡｌ配線と良好な接続を確保す
ることができるように改良された半導体装置の製造方法
を提供することを目的とする。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】 この発明に従う方法は、
多層配線構造を有し、かつ、アスペクト比の異なる少な
くとも２種のコンタクトホールを有する、半導体装置の
製造方法に係るものである。まず、その上に絶縁膜を介
在させて設けられた、ポリシリコンで形成された第１の
接続部と、その表面に形成された第２の接続部とを有す
る半導体基板を準備する。上記第１および第２の接続部
を覆うように、上記半導体基板の上に層間絶縁膜を形成
する。上記層間絶縁膜中に上記第２の接続部を露出させ
るための第２のコンタクトホールを形成する。上記第２
のコンタクトホール内に導電部材を埋め込む。上記層間
絶縁膜中に上記第１の接続部を露出させるための、上記
第２のコンタクトホールよりもアスペクト比の低い、そ
の上方にテーパが付けられた第１のコンタクトホールを
形成する。上記導電部材の上表面に接触するように、か
つ上記第１のコンタクトホールの内壁面を被覆し、さら
に上記第１の接続部に接触するように、上記半導体基板
の上に最下層のＡｌ配線を形成する。
多層配線構造を有し、かつ、アスペクト比の異なる少な
くとも２種のコンタクトホールを有する、半導体装置の
製造方法に係るものである。まず、その上に絶縁膜を介
在させて設けられた、ポリシリコンで形成された第１の
接続部と、その表面に形成された第２の接続部とを有す
る半導体基板を準備する。上記第１および第２の接続部
を覆うように、上記半導体基板の上に層間絶縁膜を形成
する。上記層間絶縁膜中に上記第２の接続部を露出させ
るための第２のコンタクトホールを形成する。上記第２
のコンタクトホール内に導電部材を埋め込む。上記層間
絶縁膜中に上記第１の接続部を露出させるための、上記
第２のコンタクトホールよりもアスペクト比の低い、そ
の上方にテーパが付けられた第１のコンタクトホールを
形成する。上記導電部材の上表面に接触するように、か
つ上記第１のコンタクトホールの内壁面を被覆し、さら
に上記第１の接続部に接触するように、上記半導体基板
の上に最下層のＡｌ配線を形成する。
【００１４】
【００１５】
【作用】 この発明に係る、半導体装置の製造方法によれ
ば、アスペクト比の高い第２のコンタクトホール内に導
電部材を埋込み、その後、該導電部材の表面に接触する
ように最下層のＡｌ配線を形成するので、アスペクト比
の高い第２のコンタクトホールの側壁部において、配線
が断線するということはない。また、第１のコンタクト
ホールの上方にテーパを付けているので、第１のコンタ
クトホールの内壁面がＡｌ配線で被覆されやすくなり、
ひいては第１のコンタクトホールの部分でも、最下層の
Ａｌ配線を断線させることはない。
ば、アスペクト比の高い第２のコンタクトホール内に導
電部材を埋込み、その後、該導電部材の表面に接触する
ように最下層のＡｌ配線を形成するので、アスペクト比
の高い第２のコンタクトホールの側壁部において、配線
が断線するということはない。また、第１のコンタクト
ホールの上方にテーパを付けているので、第１のコンタ
クトホールの内壁面がＡｌ配線で被覆されやすくなり、
ひいては第１のコンタクトホールの部分でも、最下層の
Ａｌ配線を断線させることはない。
【００１６】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００１７】図１は、この発明の一実施例に係る半導体
装置の断面図である。図１を参照して、シリコン基板１
の上方に、絶縁膜３ａを介して、ポリシリコン等の配線
２が形成されている。配線２を覆うように、シリコン基
板１の上に層間絶縁膜３が形成されている。層間絶縁膜
３中に、配線２の接続部２ａを露出させるための第１の
コンタクトホール９ａが形成されている。層間絶縁膜３
中にはまた、シリコン基板１の接続部１ａを露出させる
ための、第２のコンタクトホール９ｂが形成されてい
る。第２のコンタクトホール９ｂのアスペクト比は、第
１のコンタクトホール９ａのそれよりも高く形成されて
いる。
装置の断面図である。図１を参照して、シリコン基板１
の上方に、絶縁膜３ａを介して、ポリシリコン等の配線
２が形成されている。配線２を覆うように、シリコン基
板１の上に層間絶縁膜３が形成されている。層間絶縁膜
３中に、配線２の接続部２ａを露出させるための第１の
コンタクトホール９ａが形成されている。層間絶縁膜３
中にはまた、シリコン基板１の接続部１ａを露出させる
ための、第２のコンタクトホール９ｂが形成されてい
る。第２のコンタクトホール９ｂのアスペクト比は、第
１のコンタクトホール９ａのそれよりも高く形成されて
いる。
【００１８】アスペクト比の高い第２のコンタクトホー
ル９ｂ内には、第２のコンタクトホール９ｂ内を完全に
満たすように、Ｗ、ポリシリコンまたはシリコン等の導
電部材が、シリコン基板の接続部１ａと接触するように
埋め込まれている。
ル９ｂ内には、第２のコンタクトホール９ｂ内を完全に
満たすように、Ｗ、ポリシリコンまたはシリコン等の導
電部材が、シリコン基板の接続部１ａと接触するように
埋め込まれている。
【００１９】配線の接続部２ａ、導電部材であるＷ１０
の表面の双方に接触するように、かつ、第１のコンタク
トホール９ａの側壁面を被覆するように、バリヤメタル
であるＴｉＮ層７が、シリコン基板１の上に形成されて
いる。ＴｉＮ層７の上に、Ａｌ配線８が形成されてい
る。
の表面の双方に接触するように、かつ、第１のコンタク
トホール９ａの側壁面を被覆するように、バリヤメタル
であるＴｉＮ層７が、シリコン基板１の上に形成されて
いる。ＴｉＮ層７の上に、Ａｌ配線８が形成されてい
る。
【００２０】実施例に係る装置によれば、アスペクト比
の高い第２のコンタクトホール９ｂ内に、予め導電部材
であるＷ１０を埋込み、該導電部材であるＷ１０の表面
に接触するように、ＴｉＮ層７を含むＡｌ配線８を形成
しているので、アスペクト比の高い第２のコンタクトホ
ール９ｂの側壁部において、Ａｌ配線８が断線するとい
うことはない。その結果、Ａｌ配線８と第２の接続部１
ａとが、良好な状態で、電気的接続された半導体装置と
なる。
の高い第２のコンタクトホール９ｂ内に、予め導電部材
であるＷ１０を埋込み、該導電部材であるＷ１０の表面
に接触するように、ＴｉＮ層７を含むＡｌ配線８を形成
しているので、アスペクト比の高い第２のコンタクトホ
ール９ｂの側壁部において、Ａｌ配線８が断線するとい
うことはない。その結果、Ａｌ配線８と第２の接続部１
ａとが、良好な状態で、電気的接続された半導体装置と
なる。
【００２１】次に、図１に係る半導体装置の製造方法に
ついて説明する。図２は、図１に係る半導体装置の製造
工程を断面図で示したものである。
ついて説明する。図２は、図１に係る半導体装置の製造
工程を断面図で示したものである。
【００２２】図２（ａ）を参照して、シリコン基板１の
上に絶縁膜３ａを形成し、絶縁膜３ａの上にポリシリコ
ン等の配線２を形成する。配線２を覆うように、シリコ
ン半導体基板１の上に層間絶縁膜３を形成する。その
後、シリコン基板１の接続部１ａを露出させるための、
後述する第１のコンタクトホールよりもアスペクト比の
高い、第２のコンタクトホール９ｂをドライエッチング
により開口する。
上に絶縁膜３ａを形成し、絶縁膜３ａの上にポリシリコ
ン等の配線２を形成する。配線２を覆うように、シリコ
ン半導体基板１の上に層間絶縁膜３を形成する。その
後、シリコン基板１の接続部１ａを露出させるための、
後述する第１のコンタクトホールよりもアスペクト比の
高い、第２のコンタクトホール９ｂをドライエッチング
により開口する。
【００２３】図２（ｂ）を参照して、選択Ｗ法を用い
て、第２のコンタクトホール９ｂ内に、Ｗを第２のコン
タクトホール９ｂを完全に埋めるように、埋め込む。
て、第２のコンタクトホール９ｂ内に、Ｗを第２のコン
タクトホール９ｂを完全に埋めるように、埋め込む。
【００２４】図２（ｃ）を参照して、層間絶縁膜３中
に、配線２の接続部２ａを露出させるための第１のコン
タクトホール９ａを形成する。第１のコンタクトホール
９ａのアスペクト比は、第２のコンタクトホール９ｂの
それよりも低いものである。第１のコンタクトホール９
ａの上方には、テーパが付けられている。このようなテ
ーパは、ウェットエッチングとドライエッチングの併用
によって形成することができる。
に、配線２の接続部２ａを露出させるための第１のコン
タクトホール９ａを形成する。第１のコンタクトホール
９ａのアスペクト比は、第２のコンタクトホール９ｂの
それよりも低いものである。第１のコンタクトホール９
ａの上方には、テーパが付けられている。このようなテ
ーパは、ウェットエッチングとドライエッチングの併用
によって形成することができる。
【００２５】図２（ｄ）を参照して、Ｗ１０の表面と配
線２の接続部２ａの双方に接触するように、かつ、第１
のコンタクトホール９ａの側壁面を被覆するように、Ｔ
ｉＮ層７を形成する。ＴｉＮ層７の上に、最下層のＡｌ
配線８を、スパッタリング法により形成する。このと
き、第１のコンタクトホール９ａの上方にテーパが付け
られているので、第１のコンタクトホール９ａの内壁面
が最下層のＡｌ配線８で被覆されやすくなる。その後、
これらをパターンニングすることによって、最下層のＡ
ｌ配線を形成する。
線２の接続部２ａの双方に接触するように、かつ、第１
のコンタクトホール９ａの側壁面を被覆するように、Ｔ
ｉＮ層７を形成する。ＴｉＮ層７の上に、最下層のＡｌ
配線８を、スパッタリング法により形成する。このと
き、第１のコンタクトホール９ａの上方にテーパが付け
られているので、第１のコンタクトホール９ａの内壁面
が最下層のＡｌ配線８で被覆されやすくなる。その後、
これらをパターンニングすることによって、最下層のＡ
ｌ配線を形成する。
【００２６】実施例に係る製造方法によれば、アスペク
ト比の高い第２のコンタクトホール９ｂ内に予めＷ１０
を埋込み、その後、このＷ１０の表面に接触するよう
に、ＴｉＮ層７を含むＡｌ配線８を形成するので、アス
ペクト比の高い第２のコンタクトホール９ｂの側壁部に
おいて、配線が断線するということはない。その結果、
Ａｌ配線８とシリコン基板１の接続部１ａとが良好な状
態で電気的接続された半導体装置が得られる。
ト比の高い第２のコンタクトホール９ｂ内に予めＷ１０
を埋込み、その後、このＷ１０の表面に接触するよう
に、ＴｉＮ層７を含むＡｌ配線８を形成するので、アス
ペクト比の高い第２のコンタクトホール９ｂの側壁部に
おいて、配線が断線するということはない。その結果、
Ａｌ配線８とシリコン基板１の接続部１ａとが良好な状
態で電気的接続された半導体装置が得られる。
【００２７】なお、上記実施例では、接続部として、シ
リコン基板１の接続部１ａと配線２の接続部２ａを例示
したが、この発明はこれに限られるものでなく、その他
の部分における接続部であってもよい。
リコン基板１の接続部１ａと配線２の接続部２ａを例示
したが、この発明はこれに限られるものでなく、その他
の部分における接続部であってもよい。
【００２８】また、上記実施例では、アスペクト比の高
いコンタクトホール内に埋め込まれる導電部材として、
選択Ｗ法によって得たＷを例示したが、この発明はこれ
に限られるものでなく、ブランケットＷ法によるＷでも
よく、また、選択ポリＳｉ、Ｓｉであってもよい。
いコンタクトホール内に埋め込まれる導電部材として、
選択Ｗ法によって得たＷを例示したが、この発明はこれ
に限られるものでなく、ブランケットＷ法によるＷでも
よく、また、選択ポリＳｉ、Ｓｉであってもよい。
【００２９】また、アスペクト比の低い第１のコンタク
トホール９ａの開口において、ウェットエッチングを併
用する場合を例示したが、この発明はこれに限られるも
のでなく、ドライエッチングのみを使用して、このコン
タクトホールを開口してもよい。
トホール９ａの開口において、ウェットエッチングを併
用する場合を例示したが、この発明はこれに限られるも
のでなく、ドライエッチングのみを使用して、このコン
タクトホールを開口してもよい。
【００３０】
【００３１】
【発明の効果】 この発明に係る、半導体装置の製造方法
によれば、アスペクト比の高い第２のコンタクトホール
内に導電部材を埋込み、その後、該導電部材の表面に接
触するように最下層のＡｌ配線を形成するので、アスペ
クト比の高い第２のコンタクトホールの側壁部におい
て、配線が断線するということはない。また、第１のコ
ンタクトホールの上方にテーパを付けているので、第１
のコンタクトホールの内壁面がＡｌ配線で被覆されやす
くなり、ひいては第１のコンタクトホールの部分でも、
最下層のＡｌ配線を断線させることはない。
によれば、アスペクト比の高い第２のコンタクトホール
内に導電部材を埋込み、その後、該導電部材の表面に接
触するように最下層のＡｌ配線を形成するので、アスペ
クト比の高い第２のコンタクトホールの側壁部におい
て、配線が断線するということはない。また、第１のコ
ンタクトホールの上方にテーパを付けているので、第１
のコンタクトホールの内壁面がＡｌ配線で被覆されやす
くなり、ひいては第１のコンタクトホールの部分でも、
最下層のＡｌ配線を断線させることはない。
【図１】この発明の一実施例に係る半導体装置の断面図
である。
である。
【図２】この発明の一実施例に係る、半導体装置の製造
工程を断面図で示したものである。
工程を断面図で示したものである。
【図３】従来の、半導体装置の製造方法を断面図で示し
たものである。
たものである。
１ シリコン基板 ２ 配線 ３ 層間絶縁膜 ７ ＴｉＮ層 ８ Ａｌ配線 １０ Ｗ １ａ シリコン基板の接続部 ２ａ 配線の接続部 ９ａ 第１のコンタクトホール ９ｂ 第２のコンタクトホール
フロントページの続き (56)参考文献 特開 昭61−283145（ＪＰ，Ａ) 特開 平２−151034（ＪＰ，Ａ) 特開 平２−306623（ＪＰ，Ａ) 特開 昭59−182541（ＪＰ，Ａ) 特開 昭60−250648（ＪＰ，Ａ) 特開 昭62−39011（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 多層配線構造を有し、かつ、アスペクト
比の異なる少なくとも２種のコンタクトホールを有す
る、半導体装置の製造方法であって、 その上に絶縁膜を介在させて設けられた、ポリシリコン
で形成された第１の接続部と、その表面に形成された第
２の接続部とを有する半導体基板を準備する工程と、 前記第１および第２の接続部を覆うように、前記半導体
基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜中に前記第２の接続部を露出させるため
の第２のコンタクトホールを形成する工程と、 前記第２のコンタクトホール内に導電部材を埋め込む工
程と、 前記層間絶縁膜中に前記第１の接続部を露出させるため
の、前記第２のコンタクトホールよりもアスペクト比の
低い、その上方にテーパが付けられた第１のコンタクト
ホールを形成する工程と、 前記導電部材の上表面に接触するように、かつ前記第１
のコンタクトホールの内壁面を被覆し、さらに前記第１
の接続部に接触するように、前記半導体基板の上に最下
層のＡｌ配線を形成する工程と、を備えた、半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005966A JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005966A JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04237150A JPH04237150A (ja) | 1992-08-25 |
| JP2925094B2 true JP2925094B2 (ja) | 1999-07-26 |
Family
ID=11625618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005966A Expired - Fee Related JP2925094B2 (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925094B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5945873B2 (ja) * | 2015-02-17 | 2016-07-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置とその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283145A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH02151034A (ja) * | 1988-12-01 | 1990-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02306623A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-22 JP JP3005966A patent/JP2925094B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04237150A (ja) | 1992-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| US5756396A (en) | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JPH11233627A (ja) | 半導体装置の製造方法 | |
| EP0566253A1 (en) | Method for forming contact structures in integrated circuits | |
| JP2925094B2 (ja) | 半導体装置の製造方法 | |
| JP3463961B2 (ja) | 半導体装置 | |
| KR100295054B1 (ko) | 다층금속배선을갖는반도체소자및그제조방법 | |
| US6770557B2 (en) | Semiconductor device and method of fabricating the same | |
| US5536682A (en) | Method for manufacturing a semiconductor device | |
| JPH04355951A (ja) | 半導体装置及びその製造方法 | |
| JP3618974B2 (ja) | 半導体装置の製造方法 | |
| KR100226727B1 (ko) | 배선 형성 방법 | |
| JPH05291408A (ja) | 半導体装置およびその製造方法 | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
| JP3301466B2 (ja) | 半導体装置の製造方法 | |
| JP3246035B2 (ja) | 金属膜の形成方法 | |
| JPH04370955A (ja) | 集積回路の配線法 | |
| KR100214851B1 (ko) | 반도체 디바이스의 금속 배선 형성 방법 | |
| JPH05343531A (ja) | 半導体装置及びその製造方法 | |
| JPH05144768A (ja) | 半導体装置の製造方法 | |
| JPH0837235A (ja) | 金属配線形成方法 | |
| JPH05335306A (ja) | 半導体装置 | |
| JP2000077416A (ja) | 埋め込み配線の形成方法 | |
| JPH08203899A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970513 |
|
| LAPS | Cancellation because of no payment of annual fees |