JPH02306623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02306623A JPH02306623A JP12913289A JP12913289A JPH02306623A JP H02306623 A JPH02306623 A JP H02306623A JP 12913289 A JP12913289 A JP 12913289A JP 12913289 A JP12913289 A JP 12913289A JP H02306623 A JPH02306623 A JP H02306623A
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 230000008018 melting Effects 0.000 claims abstract description 22
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであり、特
に潔さの異なるつ゛イアホールを選択Ｃ■Ｄによる高融
点金属膜で埋め込む方法に関する。
に潔さの異なるつ゛イアホールを選択Ｃ■Ｄによる高融
点金属膜で埋め込む方法に関する。
絶縁膜に設けられたつ゛イアホールを選択ＣＶＤによる
高融点金属膜で埋め込む場合、各々のヴィアホールの埋
め込みは同時に（一度の選択ＣＶＤで）行われていた。
高融点金属膜で埋め込む場合、各々のヴィアホールの埋
め込みは同時に（一度の選択ＣＶＤで）行われていた。
上述した従来の埋め込み方法では、半導体集積回路の多
次元化にともない必要となる深さの異なるヴィアホール
を選択ＣＶＤによる高融点金属膜で埋め込む際に、第３
図（ａ）に示すように浅い方では高融点金属３０７ａが
あふれてしまう、あるいは、第３図（ｄ）に示すように
潔い方の穴は途中までしか埋まらず、平坦化が損なわれ
るという欠点がある。
次元化にともない必要となる深さの異なるヴィアホール
を選択ＣＶＤによる高融点金属膜で埋め込む際に、第３
図（ａ）に示すように浅い方では高融点金属３０７ａが
あふれてしまう、あるいは、第３図（ｄ）に示すように
潔い方の穴は途中までしか埋まらず、平坦化が損なわれ
るという欠点がある。
本発明の半導体装置製造方法は、深いヴィアホールから
順次、開孔と高融点金属の堆積を繰り返し、従って深い
ヴィアホールはど多数回の高融点金属膜の堆積が行われ
、深さの異なるヴィアホールを全て開孔部から等しい距
離まで高融点金属膜で埋め込むことが可能となる。選択
ＣＶＤによる高融点金属膜の堆積は第４図に示すように
、つ゛イアホールの深さがＮｌ、 Ｎ２． Ｎ３・・・
・・・Ｎｋ（Ｎ。
順次、開孔と高融点金属の堆積を繰り返し、従って深い
ヴィアホールはど多数回の高融点金属膜の堆積が行われ
、深さの異なるヴィアホールを全て開孔部から等しい距
離まで高融点金属膜で埋め込むことが可能となる。選択
ＣＶＤによる高融点金属膜の堆積は第４図に示すように
、つ゛イアホールの深さがＮｌ、 Ｎ２． Ｎ３・・・
・・・Ｎｋ（Ｎ。
＞ Ｎ ２ ＞ Ｎ ｓ・・・・・・〉Ｎゎ）の場合に
、まず深さがＮ１のヴィアホールのみにＮＩ Ｎ２の
厚さで、次に深さＮｋとＮ２のヴィアホールにＮ２
Ｎｓの厚さで、以下深さがＮ １． Ｎ ｔ・・・・・
・Ｎ１−１の孔にＮゎ−１−Ｎゎの厚さで、最後に全て
のヴィアホールに対し同時に行い、最終的に全てのヴィ
アホールが開孔部から等しい距離まで高融点金属膜で埋
め込まれる。
、まず深さがＮ１のヴィアホールのみにＮＩ Ｎ２の
厚さで、次に深さＮｋとＮ２のヴィアホールにＮ２
Ｎｓの厚さで、以下深さがＮ １． Ｎ ｔ・・・・・
・Ｎ１−１の孔にＮゎ−１−Ｎゎの厚さで、最後に全て
のヴィアホールに対し同時に行い、最終的に全てのヴィ
アホールが開孔部から等しい距離まで高融点金属膜で埋
め込まれる。
〔実施例１〕
次に本発明について図面を参照にして説明する。
第１図は本発明による、ヴィアホールの埋め込み方法の
一実施例を説明するための縦断面図である。シリコン酸
化膜で形成した各々１μｍ〜１．５μｍの第１層間膜絶
縁膜１０２、第２層間膜絶縁膜１０３に第１図（ａ）に
示すようにヴィアホール（慄い孔）１０６をエツチング
によって開孔する。
一実施例を説明するための縦断面図である。シリコン酸
化膜で形成した各々１μｍ〜１．５μｍの第１層間膜絶
縁膜１０２、第２層間膜絶縁膜１０３に第１図（ａ）に
示すようにヴィアホール（慄い孔）１０６をエツチング
によって開孔する。
その後第１図（ｂ）に示すようにこのヴィアホールを選
択ＣＶＤにより高融点金属膜として用いたタングステン
１０７ａで埋め込む。この時に埋め込み深さはアルミニ
ウム膜１０５上に開孔すべきヴィアホール１０９の深さ
とヴィアホール１０６の深さの差分に等しくする。その
後第１図（ｃ）に示すようにヴィアホール（浅い孔）１
０９をエツチングにより開孔し、第１図（ｄ）に示すよ
うに、ヴィアホール１０６の未だ埋め込んでいない部分
とヴィアホール１０９を選択ＣｖＤによるタングテン１
０７ｂにより同時に埋め込む。このようにして平坦に埋
め込むことができる。
択ＣＶＤにより高融点金属膜として用いたタングステン
１０７ａで埋め込む。この時に埋め込み深さはアルミニ
ウム膜１０５上に開孔すべきヴィアホール１０９の深さ
とヴィアホール１０６の深さの差分に等しくする。その
後第１図（ｃ）に示すようにヴィアホール（浅い孔）１
０９をエツチングにより開孔し、第１図（ｄ）に示すよ
うに、ヴィアホール１０６の未だ埋め込んでいない部分
とヴィアホール１０９を選択ＣｖＤによるタングテン１
０７ｂにより同時に埋め込む。このようにして平坦に埋
め込むことができる。
〔実施例２〕
第２図は、本発明の実施例２を説明するための縦断面図
である。
である。
本実施例では深さがＸｉ、Ｎ２．Ｎ３ （ＸＩ＞Ｎ２＞
Ｎ３）のヴィアホールを高融点金属で埋め込む場合につ
いて示す。最初に、第２図（ａ）に示すようにレジスト
２１２をマスクとしてヴィアホール２１３ａを途中まで
Ｘｌ−（Ｎ２−Ｘ３＋１０００人）の深さだけ開孔する
。続いてレジスト２１２を除去した後、第２図（ｂ）に
示すように−レジスト２１４をマスクとしてヴィアホー
ル２１３ｂを完全に開孔し同時にヴィアホール２１５ａ
を途中まで（Ｎ２−Ｘ３＋ｌ ＯＯ０人の深さ）開孔す
る。その後レジスト２１４を除去し第２図（ｃ）に示す
ようにタングステン膜２１６ａを選択ＣＶＤによりヴィ
アホール２１３ｂにのみＸｌ−Ｎ２の厚さで成長させる
。続いて第２図（ｄ）に示すようにレジスト２１７をマ
スクとして層間絶縁膜をＮ３−１０００人の厚さ分ドラ
イエツチングを行いヴィアホール２１５ｂを完全に開孔
し同時にヴィアホール２１８ａを途中まで開孔する。そ
の後レジスト２１７を除去し第２図（ｅ）に示すように
タングテン膜を２１６ｂを迩択ＣＶＤによりヴィアホー
ル２１３ｂ、２１５ａにＮ２−Ｎ３の厚さで成長する。
Ｎ３）のヴィアホールを高融点金属で埋め込む場合につ
いて示す。最初に、第２図（ａ）に示すようにレジスト
２１２をマスクとしてヴィアホール２１３ａを途中まで
Ｘｌ−（Ｎ２−Ｘ３＋１０００人）の深さだけ開孔する
。続いてレジスト２１２を除去した後、第２図（ｂ）に
示すように−レジスト２１４をマスクとしてヴィアホー
ル２１３ｂを完全に開孔し同時にヴィアホール２１５ａ
を途中まで（Ｎ２−Ｘ３＋ｌ ＯＯ０人の深さ）開孔す
る。その後レジスト２１４を除去し第２図（ｃ）に示す
ようにタングステン膜２１６ａを選択ＣＶＤによりヴィ
アホール２１３ｂにのみＸｌ−Ｎ２の厚さで成長させる
。続いて第２図（ｄ）に示すようにレジスト２１７をマ
スクとして層間絶縁膜をＮ３−１０００人の厚さ分ドラ
イエツチングを行いヴィアホール２１５ｂを完全に開孔
し同時にヴィアホール２１８ａを途中まで開孔する。そ
の後レジスト２１７を除去し第２図（ｅ）に示すように
タングテン膜を２１６ｂを迩択ＣＶＤによりヴィアホー
ル２１３ｂ、２１５ａにＮ２−Ｎ３の厚さで成長する。
続いて第２図（ｆ）に示すようにレジスト２１９をマス
クとしてヴィアホール２１８ｂを１０００人の層間絶縁
膜をドライエツチングすることにより完全に開孔しレジ
スト２１９を除去した後、第２図（ｇ）に示すようにヴ
ィアホール ２１３ｂ、２１５ｂ２１８ｂに選択Ｃ
ＶＤによりタングステン膜２１６ｃの成長を行う。
クとしてヴィアホール２１８ｂを１０００人の層間絶縁
膜をドライエツチングすることにより完全に開孔しレジ
スト２１９を除去した後、第２図（ｇ）に示すようにヴ
ィアホール ２１３ｂ、２１５ｂ２１８ｂに選択Ｃ
ＶＤによりタングステン膜２１６ｃの成長を行う。
一般に第４図に示すように、深さがＮ１〜Ｎｆｉと異な
るｎ個のヴィアホールに、順次に浅い方から高融点金属
膜を選択ＣＶＤにより埋め込むことにより平坦化を達成
できる。
るｎ個のヴィアホールに、順次に浅い方から高融点金属
膜を選択ＣＶＤにより埋め込むことにより平坦化を達成
できる。
以上説明したように本発明は、深さの異なるヴィアホー
ルの埋め込みにおいて１、深いヴィアホールから順次開
孔と高融点金属の堆積を行う事により、深いヴィアホー
ルはど多数回の高融点金属の堆積が行われ、最後に最も
浅いつ゛イアホールを開孔した後、全てのつ゛イアホー
ルに同時に高融点金属膜を堆積する事により、互いに深
さの異なるつ゛イアホールを選択ＣＶＤによる高融点金
属膜で開孔部から等しい距離まで埋め込む事が可能とな
り、半導体集積回路の平坦化を達成できる。
ルの埋め込みにおいて１、深いヴィアホールから順次開
孔と高融点金属の堆積を行う事により、深いヴィアホー
ルはど多数回の高融点金属の堆積が行われ、最後に最も
浅いつ゛イアホールを開孔した後、全てのつ゛イアホー
ルに同時に高融点金属膜を堆積する事により、互いに深
さの異なるつ゛イアホールを選択ＣＶＤによる高融点金
属膜で開孔部から等しい距離まで埋め込む事が可能とな
り、半導体集積回路の平坦化を達成できる。
第１図（ａ）〜（ｄ）は本発明の実施例１を説明するた
めの縦断面図、第２図（ａ）〜（ｇ）は、実施例２を説
明するための縦断面図、第３図（ａ） 、 （ｂ）は従
来の技術を説明するための縦断面図、第４図は、本発明
の説明に使用する縦断面図である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２．２０２，３０２・・・・・・第一層間絶縁膜、１
０３．２０３，３０３・・・・・・第二層間絶縁膜、１
０４．２０４，３０４・・・・・・導電性多結晶シリコ
７膜、１０５，３０５・・・・・・アルミニウム膜、２
０５・・・・・・第一層アルミニウム膜、１０６・・・
・・・つ゛イアホール、１０７ａ、１０７ｂ、３０７ａ
、３０７ｂ・・・・・・タングステン、１０８・・・・
・・レシス）、１０９・・・・・・ヴィアホール、２１
０・・・・・・第二層アルミニウム膜、２１１・・・・
・・第三層間絶縁膜、２１２・・・・・・レジスト、２
１３ａ、２１３ｂ・・・・・・つ゛イアホール、２１４
・・・・・・レジスト、２１５ａ、２１５ｂ・・・・・
・ヴィアホール、２１６ａ、２１６ｂ、２１６ｃｍ・・
・タングステン、２１７・・・・・・レジスト、２１８
ａ、２１８ｂ・・・・・・つ゛イアホーノ呟 ２１９・
・・・・・レジスト。
めの縦断面図、第２図（ａ）〜（ｇ）は、実施例２を説
明するための縦断面図、第３図（ａ） 、 （ｂ）は従
来の技術を説明するための縦断面図、第４図は、本発明
の説明に使用する縦断面図である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２．２０２，３０２・・・・・・第一層間絶縁膜、１
０３．２０３，３０３・・・・・・第二層間絶縁膜、１
０４．２０４，３０４・・・・・・導電性多結晶シリコ
７膜、１０５，３０５・・・・・・アルミニウム膜、２
０５・・・・・・第一層アルミニウム膜、１０６・・・
・・・つ゛イアホール、１０７ａ、１０７ｂ、３０７ａ
、３０７ｂ・・・・・・タングステン、１０８・・・・
・・レシス）、１０９・・・・・・ヴィアホール、２１
０・・・・・・第二層アルミニウム膜、２１１・・・・
・・第三層間絶縁膜、２１２・・・・・・レジスト、２
１３ａ、２１３ｂ・・・・・・つ゛イアホール、２１４
・・・・・・レジスト、２１５ａ、２１５ｂ・・・・・
・ヴィアホール、２１６ａ、２１６ｂ、２１６ｃｍ・・
・タングステン、２１７・・・・・・レジスト、２１８
ａ、２１８ｂ・・・・・・つ゛イアホーノ呟 ２１９・
・・・・・レジスト。
Claims (1)
- 互いに深さの異なるヴィアホールを選択ＣＶＤにより成
長した高融点金属膜で埋め込む工程を有する半導体装置
の製造方法において、ヴィアホールを同一深さで組分け
したときの各々の組の深さがＮ＿１、Ｎ＿２、・・・Ｎ
＿ｎ（ここでＮ＿１＞Ｎ＿２＞Ｎ＿３・・・＞Ｎ＿ｎ＿
−＿１＞Ｎ＿ｎ、ｎは整数）であるとすると、まず最初
に最も深い、深さＮ＿１のヴィアホールを開孔し、選択
ＣＶＤによりそれらにのみＮ＿１−Ｎ＿２の厚さの高融
点金属膜を堆積し、その後、深さＮ＿ｋのヴィアホール
を開孔し、既に開孔してある全てのヴィアホールととも
にＮ＿ｋ−Ｎ＿ｋ＿＋＿１の厚さに高融点金属を堆積す
る工程をｋ＝２、３、・・・ｎ−１の順で繰り返し行い
、最後に最も浅い深さＮｎのヴィアホールを開孔し、開
孔されている全てのヴィアホールに同時に高融点金属を
堆積することにより全てのヴィアホールを開孔部から等
しい距離まで高融点金属膜で埋め込む工程を有する半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12913289A JPH02306623A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12913289A JPH02306623A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306623A true JPH02306623A (ja) | 1990-12-20 |
Family
ID=15001896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12913289A Pending JPH02306623A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306623A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382126A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH04237150A (ja) * | 1991-01-22 | 1992-08-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04343454A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | 半導体装置の製造方法 |
| JPH0574955A (ja) * | 1991-09-11 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
| KR100347243B1 (ko) * | 1994-03-03 | 2002-10-30 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
-
1989
- 1989-05-22 JP JP12913289A patent/JPH02306623A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382126A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH04237150A (ja) * | 1991-01-22 | 1992-08-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04343454A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | 半導体装置の製造方法 |
| JPH0574955A (ja) * | 1991-09-11 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
| KR100347243B1 (ko) * | 1994-03-03 | 2002-10-30 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
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