JPH0594965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0594965A JPH0594965A JP25321391A JP25321391A JPH0594965A JP H0594965 A JPH0594965 A JP H0594965A JP 25321391 A JP25321391 A JP 25321391A JP 25321391 A JP25321391 A JP 25321391A JP H0594965 A JPH0594965 A JP H0594965A
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Abstract
(57)【要約】
【構成】 シリコン基板９上に絶縁層４を形成し、この
絶縁層をエッチングしてコンタクト穴５を開口したあ
と、Ｔｉ６をスパッタしたのち、ＣＶＤ法によりＴｉＮ
７を埋め込み、エッチバックによりコンタクトプラグ８
を形成する。 【効果】 低抵抗かつジャンクションリークのない、高
アスペクト比、埋め込みコンタクトが得られる。
絶縁層をエッチングしてコンタクト穴５を開口したあ
と、Ｔｉ６をスパッタしたのち、ＣＶＤ法によりＴｉＮ
７を埋め込み、エッチバックによりコンタクトプラグ８
を形成する。 【効果】 低抵抗かつジャンクションリークのない、高
アスペクト比、埋め込みコンタクトが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。より詳しくは、電気導通部の形成方法に関
する。
法に関する。より詳しくは、電気導通部の形成方法に関
する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴いコンタ
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンなど
の化学気相成長法（以下「ＣＶＤ法」）がある。全面成
長法ではあらかじめＴｉなどのコンタクトメタルとさら
にＴｉの表面を窒化もしくはＴｉＮ膜などのバリアメタ
ルを被覆したあとタングステンを全面成長してコンタク
ト穴を埋め込むことができる。
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンなど
の化学気相成長法（以下「ＣＶＤ法」）がある。全面成
長法ではあらかじめＴｉなどのコンタクトメタルとさら
にＴｉの表面を窒化もしくはＴｉＮ膜などのバリアメタ
ルを被覆したあとタングステンを全面成長してコンタク
ト穴を埋め込むことができる。
【０００３】
【発明が解決しようとする課題】タングステンを全面Ｃ
ＶＤ法により成長させる場合、コンタクト底部のバリア
メタル膜厚が不十分であると、タングステン成長時にＳ
ｉを侵食しジャンクションリークを増大させる。アスペ
クト比が大きくなるにつれ、通常のスパッタによる薄膜
形成法ではコンタクト底部にバリアメタルを必要量被覆
させかつ続く全面成長タングステンでボイドなく埋め込
むことが困難となってきている。なぜならバリアメタル
を十分コンタクト底部に被覆させようとするとコンタク
ト穴の肩部でバリアメタルがはりだして穴をふさぐよう
になるからである。またバリアメタルを積層化すると工
程数が増大する。近年ますますＬＳＩの微細化が進み、
コンタクト穴のアスペクト比が高くなると、上記の問題
が無視できなくなってくる。この発明は上記の事情を考
慮してなされたもので、タングステン全面成長法による
コンタクト埋め込み法よりも工程数が少なくＳｉ基板侵
食なく高アスペクト比のコンタクト穴を埋め込み、低抵
抗かつ低ジャンクションリークコンタクトを得ることを
目的とする。
ＶＤ法により成長させる場合、コンタクト底部のバリア
メタル膜厚が不十分であると、タングステン成長時にＳ
ｉを侵食しジャンクションリークを増大させる。アスペ
クト比が大きくなるにつれ、通常のスパッタによる薄膜
形成法ではコンタクト底部にバリアメタルを必要量被覆
させかつ続く全面成長タングステンでボイドなく埋め込
むことが困難となってきている。なぜならバリアメタル
を十分コンタクト底部に被覆させようとするとコンタク
ト穴の肩部でバリアメタルがはりだして穴をふさぐよう
になるからである。またバリアメタルを積層化すると工
程数が増大する。近年ますますＬＳＩの微細化が進み、
コンタクト穴のアスペクト比が高くなると、上記の問題
が無視できなくなってくる。この発明は上記の事情を考
慮してなされたもので、タングステン全面成長法による
コンタクト埋め込み法よりも工程数が少なくＳｉ基板侵
食なく高アスペクト比のコンタクト穴を埋め込み、低抵
抗かつ低ジャンクションリークコンタクトを得ることを
目的とする。
【０００４】
【課題を解決するための手段】コンタクトメタルとして
ＴｉをスパッタしたあとＴｉＮをＣＶＤ法で埋め込むこ
とで上記の問題を解決することができる。この発明によ
ればシリコン基板上に、１から１．２μｍの絶縁層を形
成し、この絶縁層をエッチングしてアスペクト比３以上
のコンタクト穴を開口したあと、コンタクト底部のシリ
コン表面が露出するよう自然酸化膜を除去し、Ｔｉを
０．０８から０．１μｍスパッタしたのちＴｉＮ膜を
０．２から０．５μｍＣＶＤ法により堆積し次に絶縁膜
上のＴｉＮをエッチバックしてコンタクトホール埋め込
みプラグを形成し、その上に、配線等を形成して半導体
装置を製造することを特徴とする半導体装置の製造方法
が提供される。
ＴｉをスパッタしたあとＴｉＮをＣＶＤ法で埋め込むこ
とで上記の問題を解決することができる。この発明によ
ればシリコン基板上に、１から１．２μｍの絶縁層を形
成し、この絶縁層をエッチングしてアスペクト比３以上
のコンタクト穴を開口したあと、コンタクト底部のシリ
コン表面が露出するよう自然酸化膜を除去し、Ｔｉを
０．０８から０．１μｍスパッタしたのちＴｉＮ膜を
０．２から０．５μｍＣＶＤ法により堆積し次に絶縁膜
上のＴｉＮをエッチバックしてコンタクトホール埋め込
みプラグを形成し、その上に、配線等を形成して半導体
装置を製造することを特徴とする半導体装置の製造方法
が提供される。
【０００５】
【作用】上記のようにコンタクト埋め込みプラグを形成
するのでタングステン全面成長法によるコンタクト埋め
込み法よりも工程数が少なくＳｉ基板侵食なく高アスペ
クト比のコンタクト穴を埋め込み、低抵抗かつ低ジャン
クションリークコンタクトが得られる。
するのでタングステン全面成長法によるコンタクト埋め
込み法よりも工程数が少なくＳｉ基板侵食なく高アスペ
クト比のコンタクト穴を埋め込み、低抵抗かつ低ジャン
クションリークコンタクトが得られる。
【０００６】
【実施例】以下、この発明の実施例を図面を用いて説明
するが、この発明は以下の実施例に限定されるものでは
ない。図１の（ａ）に示すように、シリコン基板９上に
素子分離領域１、Ｎ＋Ｓｉ層２およびＰ＋Ｓｉ層３から
なる素子を形成した後、層間絶縁膜としてＢＰＳＧ４を
１．２μｍＣＶＤ法により堆積し、この層間絶縁膜をフ
ォトリソグラフィ法によりエッチングしＮ＋Ｓｉ層２お
よびＰ＋Ｓｉ層３上に、コンタクト穴５を開口する。こ
の時コンタクト穴は、いずれも径が０．３μｍ、深さが
１．２μｍである。コンタクト穴を形成した後、シリコ
ン基板を１％のバッファードフッ酸に４５秒浸し素子上
の自然酸化膜を除去する。次にスパッタリング法により
Ｔｉ膜６を０．１μｍ堆積する（図１（ｂ））。ひき続
き、ＴｉＮ膜７を０．３μｍＣＶＤ法により堆積する
（図１（ｃ））。次に絶縁膜上のＴｉＮ／Ｔｉをエッチ
バックにより除去しコンタクト埋め込みプラグ８を形成
し（図１（ｄ））、Ａｌなどで配線を形成する。
するが、この発明は以下の実施例に限定されるものでは
ない。図１の（ａ）に示すように、シリコン基板９上に
素子分離領域１、Ｎ＋Ｓｉ層２およびＰ＋Ｓｉ層３から
なる素子を形成した後、層間絶縁膜としてＢＰＳＧ４を
１．２μｍＣＶＤ法により堆積し、この層間絶縁膜をフ
ォトリソグラフィ法によりエッチングしＮ＋Ｓｉ層２お
よびＰ＋Ｓｉ層３上に、コンタクト穴５を開口する。こ
の時コンタクト穴は、いずれも径が０．３μｍ、深さが
１．２μｍである。コンタクト穴を形成した後、シリコ
ン基板を１％のバッファードフッ酸に４５秒浸し素子上
の自然酸化膜を除去する。次にスパッタリング法により
Ｔｉ膜６を０．１μｍ堆積する（図１（ｂ））。ひき続
き、ＴｉＮ膜７を０．３μｍＣＶＤ法により堆積する
（図１（ｃ））。次に絶縁膜上のＴｉＮ／Ｔｉをエッチ
バックにより除去しコンタクト埋め込みプラグ８を形成
し（図１（ｄ））、Ａｌなどで配線を形成する。
【０００７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、低抵抗かつジャンクションリークのない、高アス
ペクト比、埋め込みコンタクトが得られる。
れば、低抵抗かつジャンクションリークのない、高アス
ペクト比、埋め込みコンタクトが得られる。
【図１】この発明の実施例の構成を示す半導体装置の製
造工程図である。
造工程図である。
１ 素子分離領域 ２ Ｎ＋Ｓｉ層 ３ Ｐ＋Ｓｉ層 ４ 層間絶縁膜 ５ コンタクトホール ６ Ｔｉ ７ ＴｉＮ ８ ＴｉＮ埋め込みプラグ ９ シリコン基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 信教 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (1)
- 【請求項１】 シリコン基板上に、絶縁層を形成し、こ
の絶縁層をエッチングしてコンタクト穴を開口したあ
と、Ｔｉをスパッタしたのち、ＣＶＤ法によりＴｉＮを
埋め込みコンタクトプラグを形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321391A JPH0594965A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321391A JPH0594965A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594965A true JPH0594965A (ja) | 1993-04-16 |
Family
ID=17248136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25321391A Pending JPH0594965A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315448B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172463A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63229814A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体集積回路の製造方法 |
| JPH0350730A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 半導体装置 |
-
1991
- 1991-10-01 JP JP25321391A patent/JPH0594965A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172463A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63229814A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体集積回路の製造方法 |
| JPH0350730A (ja) * | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315448B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자의 제조 방법 |
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