JPS6334954A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6334954A JPS6334954A JP17842786A JP17842786A JPS6334954A JP S6334954 A JPS6334954 A JP S6334954A JP 17842786 A JP17842786 A JP 17842786A JP 17842786 A JP17842786 A JP 17842786A JP S6334954 A JPS6334954 A JP S6334954A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にコンタクト抵抗の増加
を抑えながら空隙を形成しないで埋め込んで平坦化され
たコンタクト孔を有する半導体装置およびその製造方法
に関する。
を抑えながら空隙を形成しないで埋め込んで平坦化され
たコンタクト孔を有する半導体装置およびその製造方法
に関する。
従来の半導体装置として、例えば、半導体基体上に形成
された酸化膜にコンタクト孔を形成し、このコンタクト
孔に高融点金属あろいは高融点金属シリサイドから成る
導電層を埋め込むか、あるいは多結晶シリコンを埋め込
んで平坦化したものがある。
された酸化膜にコンタクト孔を形成し、このコンタクト
孔に高融点金属あろいは高融点金属シリサイドから成る
導電層を埋め込むか、あるいは多結晶シリコンを埋め込
んで平坦化したものがある。
高融点金属あるいはそのシリサイドを埋め込むものは、
１９８５年Ｖ−ＭＩＣコンファランスシーブイデー タ
ングステン コンタクドプラゲス パイ インシラ デ
ィボズイション アンド エッチ バック（１９８５Ｖ
−旧ＣＣｏｎｆ。
１９８５年Ｖ−ＭＩＣコンファランスシーブイデー タ
ングステン コンタクドプラゲス パイ インシラ デ
ィボズイション アンド エッチ バック（１９８５Ｖ
−旧ＣＣｏｎｆ。
ＣＶＤ ＴＵＮＧＳＴＥＮ Ｃ０ＮＴＡＣＴ ＰＬＵ
ＧＳ ＢＹ ＩＮ ５ＩＴＵＤＥＰＯ５ＩＴＩＯＮ Ａ
ＮＤ ＥＴＣＩＩ ＢＡＣＫ ）に記載されており、コ
ンタクト孔の平坦化にって上層の金属配線の断線を防止
し、その配線の容易化を図ろうとするものである。
ＧＳ ＢＹ ＩＮ ５ＩＴＵＤＥＰＯ５ＩＴＩＯＮ Ａ
ＮＤ ＥＴＣＩＩ ＢＡＣＫ ）に記載されており、コ
ンタクト孔の平坦化にって上層の金属配線の断線を防止
し、その配線の容易化を図ろうとするものである。
しかし、この平坦化手段は非常に困難で実用化に適さな
いとされており、ＣＶＤ成長法、スパッタリング成長法
等の通常の手段によるとコンタクト孔内部における被覆
性が悪いため、コンタクト孔を完全に埋め込むことがで
きない。例えば、第５図（ａ）に示すように、タングス
テンシリサイド膜５を薄（すると、コンタクト孔４の側
壁形状に沿って付着するのみであり、第５図ｆｂｌに示
すように、タングステンシリサイド膜５を厚くすると、
コンタクト孔４の入口付近のみに膜成長が進んで孔内に
“ス”と称される空隙が形成される。尚、第５図（ａｌ
、（ｂ）において、１は半導体基体、２は半導体基体１
と逆導電型の拡散領域、３は酸化膜である。
いとされており、ＣＶＤ成長法、スパッタリング成長法
等の通常の手段によるとコンタクト孔内部における被覆
性が悪いため、コンタクト孔を完全に埋め込むことがで
きない。例えば、第５図（ａ）に示すように、タングス
テンシリサイド膜５を薄（すると、コンタクト孔４の側
壁形状に沿って付着するのみであり、第５図ｆｂｌに示
すように、タングステンシリサイド膜５を厚くすると、
コンタクト孔４の入口付近のみに膜成長が進んで孔内に
“ス”と称される空隙が形成される。尚、第５図（ａｌ
、（ｂ）において、１は半導体基体、２は半導体基体１
と逆導電型の拡散領域、３は酸化膜である。
一方、前述した多結晶シリコンで埋め込むものは、以上
述べた不都合を解消するもので、特願昭６０−８３９１
４号「半導体装置及びその製造方法」によって提案され
ており、ＣＶＤ成長法によって段差部まで良好に被覆し
、コンタクト孔を容易に完全に埋め込むことができる。
述べた不都合を解消するもので、特願昭６０−８３９１
４号「半導体装置及びその製造方法」によって提案され
ており、ＣＶＤ成長法によって段差部まで良好に被覆し
、コンタクト孔を容易に完全に埋め込むことができる。
しかし、多結晶シリコンでコンタクト孔を埋め込んだ従
来の半導体装置によれば、多結晶シリコンそのものの抵
抗が大きいため、コンタクト抵抗が増大してその利用範
囲が制限されるという不都合がある。
来の半導体装置によれば、多結晶シリコンそのものの抵
抗が大きいため、コンタクト抵抗が増大してその利用範
囲が制限されるという不都合がある。
Ｃ問題点を解決するための手段〕
本発明は上記に濫みてなされたものであり、コンタクト
抵抗の増加を抑えながらコンタクト孔を完全に埋め込む
ため、コンタクト孔の側壁および底面を高融点金属ある
いはそのシリサイドで成る導電層で被覆し、その表面の
空洞部に多結晶シリコンを埋め込んで平坦化するように
した半導体装置およびその製造方法を提供するものであ
る。
抵抗の増加を抑えながらコンタクト孔を完全に埋め込む
ため、コンタクト孔の側壁および底面を高融点金属ある
いはそのシリサイドで成る導電層で被覆し、その表面の
空洞部に多結晶シリコンを埋め込んで平坦化するように
した半導体装置およびその製造方法を提供するものであ
る。
以下、本発明による半導体装置および製造方法を詳細に
説明する。
説明する。
第１図は本発明の第１の実施例を示し、Ｐ型車結晶シリ
コン基体１にｎ型拡散領域２が形成されており、その主
表面にコンタクト孔４を有する層間シリコン酸化膜３が
形成されている。層間シリコン酸化膜３の表面、および
コンタクト孔４の側壁および底面を被覆するようにタン
グステンシリサイド膜５が形成され、コンタクト孔４の
タングステンシリサイド膜５上の空洞部に多結晶シリコ
ン７が埋めこまれて平坦化されている。また、多結晶シ
リコン７によって平坦化された表面とタングステンシリ
サイド膜５の表面上にはアルミニウム配線８が形成され
ている。
コン基体１にｎ型拡散領域２が形成されており、その主
表面にコンタクト孔４を有する層間シリコン酸化膜３が
形成されている。層間シリコン酸化膜３の表面、および
コンタクト孔４の側壁および底面を被覆するようにタン
グステンシリサイド膜５が形成され、コンタクト孔４の
タングステンシリサイド膜５上の空洞部に多結晶シリコ
ン７が埋めこまれて平坦化されている。また、多結晶シ
リコン７によって平坦化された表面とタングステンシリ
サイド膜５の表面上にはアルミニウム配線８が形成され
ている。
次に、第２図（ａ）〜（ｄｌにより第１の実施例の半導
体装置の製造工程を説明する。まず、Ｐ型車結晶シリコ
ン基体１の表面にｎ型拡散領域２を公知の方法で形成す
る。次いで、ＣＶＤ法によって眉間シリコン酸化膜３を
１μｍの厚さに成長させ、通常のフォトレジスタ技術と
ドライエツチング技術を利用して１μｍ角のコンタクト
孔４を開孔する〔第２図（ａ）〕。
体装置の製造工程を説明する。まず、Ｐ型車結晶シリコ
ン基体１の表面にｎ型拡散領域２を公知の方法で形成す
る。次いで、ＣＶＤ法によって眉間シリコン酸化膜３を
１μｍの厚さに成長させ、通常のフォトレジスタ技術と
ドライエツチング技術を利用して１μｍ角のコンタクト
孔４を開孔する〔第２図（ａ）〕。
次に、六弗化タングステンとシランガスの反応を利用し
たＣＶＤ法により２０００人の厚さにタングステンシリ
サイド膜５を成長させる。
たＣＶＤ法により２０００人の厚さにタングステンシリ
サイド膜５を成長させる。
ＣＶＤ成長法によるタングステンシリサ・イド膜は膜厚
が２０００人程度であれば垂直なコンタクト孔側壁にも
、また、ｎ型拡散領域２上にもほぼ均一な膜厚で成長す
ることができる。ここで、タングステンシリサイド膜の
成長には、スパッタリング法で成長させることも可能で
ある。この場合、ＣＶＤ法に比較してコンタクト孔内で
の被覆性が若干劣るが、コンタクト孔の形状、および開
孔部の面積と深さの寸法比を適当に選べば充分に使用目
的に耐え得る〔第２図（ｂ）〕。次に、通常の減圧ＣＶ
Ｄ法により１．５μｍの厚さに多結晶シリコン膜７を形
成させる。減圧ＣＶＤ法による多結晶シリコン膜は段部
、あるいは狭い空間中での被覆性が良いためにコンタク
ト孔内部を完全に埋め込み、その上面はほとんど平坦と
なる〔第２図（Ｃ）〕。成長した多結晶シリコン膜に熱
拡散法によりｎ型不純物であるリンを拡散した後、塩素
系ガス雰囲気中でのプラズマエッチにより下層のタング
ステンシリサイド膜５が露出するまでエッチバックを行
う。この結果、コンタクト孔中の多結晶シリコンは埋め
込まれた状態で残される。この工程で、多結晶シリコン
にリンを拡散したのは、塩素系ガス系のプラズマエッチ
での多結晶シリコンのエツチング速度をタングステンシ
リサイドのエツチング速度よりも充分大きくしてエッチ
バンク時にタングステンシリサイドが同時にエツチング
除去されるのを防ぐためである〔第２図（ｄ）〕。次に
、アルミニウム膜８を成長させて第１図の半導体装置が
得られる。
が２０００人程度であれば垂直なコンタクト孔側壁にも
、また、ｎ型拡散領域２上にもほぼ均一な膜厚で成長す
ることができる。ここで、タングステンシリサイド膜の
成長には、スパッタリング法で成長させることも可能で
ある。この場合、ＣＶＤ法に比較してコンタクト孔内で
の被覆性が若干劣るが、コンタクト孔の形状、および開
孔部の面積と深さの寸法比を適当に選べば充分に使用目
的に耐え得る〔第２図（ｂ）〕。次に、通常の減圧ＣＶ
Ｄ法により１．５μｍの厚さに多結晶シリコン膜７を形
成させる。減圧ＣＶＤ法による多結晶シリコン膜は段部
、あるいは狭い空間中での被覆性が良いためにコンタク
ト孔内部を完全に埋め込み、その上面はほとんど平坦と
なる〔第２図（Ｃ）〕。成長した多結晶シリコン膜に熱
拡散法によりｎ型不純物であるリンを拡散した後、塩素
系ガス雰囲気中でのプラズマエッチにより下層のタング
ステンシリサイド膜５が露出するまでエッチバックを行
う。この結果、コンタクト孔中の多結晶シリコンは埋め
込まれた状態で残される。この工程で、多結晶シリコン
にリンを拡散したのは、塩素系ガス系のプラズマエッチ
での多結晶シリコンのエツチング速度をタングステンシ
リサイドのエツチング速度よりも充分大きくしてエッチ
バンク時にタングステンシリサイドが同時にエツチング
除去されるのを防ぐためである〔第２図（ｄ）〕。次に
、アルミニウム膜８を成長させて第１図の半導体装置が
得られる。
第３図は本発明の第２の実施例を示し、第１図と共通の
部分は共通の引用数字で示したので重複する説明は省略
するが、コンタクト孔４において多結晶シリコン７とタ
ングステンシリサイド膜５の間にシリコン窒化膜６を形
成して製造の容易化を図ったものである。
部分は共通の引用数字で示したので重複する説明は省略
するが、コンタクト孔４において多結晶シリコン７とタ
ングステンシリサイド膜５の間にシリコン窒化膜６を形
成して製造の容易化を図ったものである。
次に、第４図（ａ）〜（ｆ）により第２の実施例の半導
体装置の製造工程を説明する。ここで、タングステンシ
リサイドを成長させる第４図ｆｂ）までは、第２図（ｂ
）までと全く同様である。
体装置の製造工程を説明する。ここで、タングステンシ
リサイドを成長させる第４図ｆｂ）までは、第２図（ｂ
）までと全く同様である。
次に、通常のＣＶＤ法によってシリコン窒化膜６を成長
させる。このシリコン窒化膜６は次工程の多結晶シリコ
ンエッチバンク時のストッパとして使用するものである
〔第４図（Ｃ）〕。
させる。このシリコン窒化膜６は次工程の多結晶シリコ
ンエッチバンク時のストッパとして使用するものである
〔第４図（Ｃ）〕。
次に、減圧ＣＶＤ法により１．５μｍの厚さに多結晶シ
リコン膜７を成長させる〔第４図〔ｄ）〕。
リコン膜７を成長させる〔第４図〔ｄ）〕。
次に、プラズマエッチにより下層のシリコン窒化膜６が
露出するまでエッチバンクする。
露出するまでエッチバンクする。
ここでのエッチハックはストッパ膜としてシリコン窒化
膜６が存在するために、第１の実施例のように、多結晶
シリコンとタングステンシリサイドのエツチング速度の
比を心配することな〈実施できる。従って、エツチング
方法に融通性ができて製造が容易になる〔第４図（ｅ）
〕。次いで、シリコン窒化膜６の露出部分を熱リン酸で
除去し、下層のタングステンシリサイド膜５を露出させ
る〔第４図（ｆ）〕。
膜６が存在するために、第１の実施例のように、多結晶
シリコンとタングステンシリサイドのエツチング速度の
比を心配することな〈実施できる。従って、エツチング
方法に融通性ができて製造が容易になる〔第４図（ｅ）
〕。次いで、シリコン窒化膜６の露出部分を熱リン酸で
除去し、下層のタングステンシリサイド膜５を露出させ
る〔第４図（ｆ）〕。
次にアルミニウム膜８を成長させると第３図の半導体装
置が得られる。
置が得られる。
以上説明したように、第１および第２の実施例で示され
た本発明の半導体装置はコンタクト孔中が多結晶シリコ
ンで完全に埋め込まれて平坦化されているため、アルミ
ニウム配線８のｌ！ｙｒ線の心配はない。また、アルミ
ニウム配線８とｎ型拡散領域２との電気的接続は、低抵
抗のタングステンシリサイド膜５を介して得られるため
、多結晶シリコンのみで接続さていた従来例よりもはる
かに低くできる。
た本発明の半導体装置はコンタクト孔中が多結晶シリコ
ンで完全に埋め込まれて平坦化されているため、アルミ
ニウム配線８のｌ！ｙｒ線の心配はない。また、アルミ
ニウム配線８とｎ型拡散領域２との電気的接続は、低抵
抗のタングステンシリサイド膜５を介して得られるため
、多結晶シリコンのみで接続さていた従来例よりもはる
かに低くできる。
この抵抗値に関しては、実施例中のタングステンシリサ
イド膜の部分を他の材料に変更すれば当然変化する。例
えば、この材料をタングステンにすれば抵抗値は更に１
桁程度下げられるし、モリブデン、チタニウム等の高融
点金属を用いることも可能であり、各々の材料に通した
任意の成長法で膜成長させればよい。
イド膜の部分を他の材料に変更すれば当然変化する。例
えば、この材料をタングステンにすれば抵抗値は更に１
桁程度下げられるし、モリブデン、チタニウム等の高融
点金属を用いることも可能であり、各々の材料に通した
任意の成長法で膜成長させればよい。
以上説明した通り、本発明の半導体装置およびその製造
方法によれば、コンタクト孔の側壁および底面を高融点
金属あるいはそのシリサイドで成る専電層で被覆し、そ
の表面の空洞部に多結晶シリコンを埋め込んで平坦化す
るようにしたため、コンタクト抵抗の増加を抑えながら
コンタクト孔を完全に埋め込むことができる。
方法によれば、コンタクト孔の側壁および底面を高融点
金属あるいはそのシリサイドで成る専電層で被覆し、そ
の表面の空洞部に多結晶シリコンを埋め込んで平坦化す
るようにしたため、コンタクト抵抗の増加を抑えながら
コンタクト孔を完全に埋め込むことができる。
第１図は本発明の第１の実施例を示す縦断面図、第２図
（ａ）〜ｆｄｌは第１の実施例の半導体装置を製造する
製造工程断面図、第３図は本発明の第２の実施例を示す
縦断面図、第４図（ａｌ〜（ｆｌは第２の実施例の半導
体装置を製造する製造工程断面図、第５図（ａ）および
ｆｂ）は従来の方法でコンタクト孔を埋め込んだ場合の
説明図。 符号の説明 １・−・−Ｐ型多結晶シリコン基体 ２−−−−−−− ｎ型拡散領域 ３−・−・層間シリコン酸化膜 ４−・−・・・コンタクト孔 ５・・−・−タングステンシリサイド膜６−・−・・−
・シリコン窒化膜 ７−・・−・・多結晶シリコン膜 ８−・−・アルミニウム配線層
（ａ）〜ｆｄｌは第１の実施例の半導体装置を製造する
製造工程断面図、第３図は本発明の第２の実施例を示す
縦断面図、第４図（ａｌ〜（ｆｌは第２の実施例の半導
体装置を製造する製造工程断面図、第５図（ａ）および
ｆｂ）は従来の方法でコンタクト孔を埋め込んだ場合の
説明図。 符号の説明 １・−・−Ｐ型多結晶シリコン基体 ２−−−−−−− ｎ型拡散領域 ３−・−・層間シリコン酸化膜 ４−・−・・・コンタクト孔 ５・・−・−タングステンシリサイド膜６−・−・・−
・シリコン窒化膜 ７−・・−・・多結晶シリコン膜 ８−・−・アルミニウム配線層
Claims (2)
- （１）二層以上の配線層の間を電気的に接続する導電体
で埋め込まれたコンタクト孔を有する半導体装置におい
て、 前記導電体が、前記コンタクト孔の側壁お よび底面を被覆する高融点金属あるいは高融点金属シリ
サイドから成る導電層と、前記導電層上の空洞部を埋め
込んで平坦化される多結晶シリコンとを有することを特
徴とする半導体装置。 - （２）二層以上の配線層の間を電気的に接続する導電体
で埋め込まれたコンタクト孔を有する半導体装置の製造
方法において、 前記コンタクト孔の側壁および底面を前記 導電体としての高融点金属あるいは高融点金属シリサイ
ドから成る導電層で被覆する工程と、 前記導電層上の空洞部を多結晶シリコンで 埋め込む工程と、 前記多結晶シリコンのエッチング速度を大 にするか、あるいは前記導電層を耐エッチング層で被覆
して前記多結晶シリコンをエッチングによって平坦化す
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842786A JPS6334954A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842786A JPS6334954A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334954A true JPS6334954A (ja) | 1988-02-15 |
Family
ID=16048316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17842786A Pending JPS6334954A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334954A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021922A (ja) * | 1988-06-10 | 1990-01-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0212917A (ja) * | 1988-04-22 | 1990-01-17 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH0215619A (ja) * | 1988-04-22 | 1990-01-19 | Philips Gloeilampenfab:Nv | 小寸法電気的コンタクトの形成方法 |
| JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
| US5514910A (en) * | 1993-12-27 | 1996-05-07 | Nec Corporation | Semiconductor device having multi-level interconnection structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110256A (ja) * | 1984-06-14 | 1986-01-17 | コミツサレ・ア・レナジイ・アトミツク | 集積回路の接点孔への相互接続線の自動位置決め方法 |
-
1986
- 1986-07-29 JP JP17842786A patent/JPS6334954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110256A (ja) * | 1984-06-14 | 1986-01-17 | コミツサレ・ア・レナジイ・アトミツク | 集積回路の接点孔への相互接続線の自動位置決め方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0212917A (ja) * | 1988-04-22 | 1990-01-17 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH0215619A (ja) * | 1988-04-22 | 1990-01-19 | Philips Gloeilampenfab:Nv | 小寸法電気的コンタクトの形成方法 |
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| JPH0719779B2 (ja) * | 1988-06-10 | 1995-03-06 | 日本電気株式会社 | 半導体装置の製造方法 |
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