JPS59168640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59168640A JPS59168640A JP4254283A JP4254283A JPS59168640A JP S59168640 A JPS59168640 A JP S59168640A JP 4254283 A JP4254283 A JP 4254283A JP 4254283 A JP4254283 A JP 4254283A JP S59168640 A JPS59168640 A JP S59168640A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかシ、特に集積回路
のコンタクト孔の開口、形成方法に関するものである。
のコンタクト孔の開口、形成方法に関するものである。
集積回路の集積度上昇に伴い、各構成素子の平面的なパ
ターンの微細化ととも′に縦方向の拡散層深さも非常に
浅くなっている。またコンタクト孔そのものの微細化の
ためコンタクト孔の開口方法としてはＨ，Ｉ Ｅ等の異
方性エツチングが主流になシつつある。しかし一般に異
方性ドライエツチングはエツチング選択比が低く、拡散
層へのオーバーエツチングが接合特性に悪影響を及ぼす
ことも考えられる。例としてＭＯＳＦＥＴを考えると、
ソース・ドレインの各コンタクト孔とゲートコンタクト
を同時に開口するエツチング工程では、理想的には絶縁
膜厚は一様であることが望ましいが。
ターンの微細化ととも′に縦方向の拡散層深さも非常に
浅くなっている。またコンタクト孔そのものの微細化の
ためコンタクト孔の開口方法としてはＨ，Ｉ Ｅ等の異
方性エツチングが主流になシつつある。しかし一般に異
方性ドライエツチングはエツチング選択比が低く、拡散
層へのオーバーエツチングが接合特性に悪影響を及ぼす
ことも考えられる。例としてＭＯＳＦＥＴを考えると、
ソース・ドレインの各コンタクト孔とゲートコンタクト
を同時に開口するエツチング工程では、理想的には絶縁
膜厚は一様であることが望ましいが。
実際には途中プロセスでの段差が生じ、気相成長した絶
縁膜厚は下地の起伏等の影響によシ必ずしも一様とはな
シ得ない。このような絶縁膜にすべてのコンタクトを同
時に開口するだめには、部分的にオーバーエツチングを
行なう必要があシ、最悪の場合、拡散層と半導体基板間
の接合が破壊され素子の特性劣化１歩留シ低下につなが
る。
縁膜厚は下地の起伏等の影響によシ必ずしも一様とはな
シ得ない。このような絶縁膜にすべてのコンタクトを同
時に開口するだめには、部分的にオーバーエツチングを
行なう必要があシ、最悪の場合、拡散層と半導体基板間
の接合が破壊され素子の特性劣化１歩留シ低下につなが
る。
本発明は従来の半導体装置製造設備を用い、集＠度の低
下を伴うことなく、良好な均一性を持ったコンタクト孔
開口形成方法を提供するものである０ すなわち本発明によれは３層に気相成長を行なっだ第１
．第２．第３の絶縁膜に対しコンタクト孔を第２の絶縁
膜に対してエツチング選択比の高い方法で第３の絶縁膜
をエツチングすることにより開口する工程と、第１の絶
縁膜とのエツチング選択比の高いあるいは同等な方法で
第２の絶縁膜をエツチングする工程と、ＲＩＥなどの異
方性エツチングによ＃）第１の絶縁膜をエツチングしコ
ンタクト孔を完成する工程とを有することを特徴とする
半導体装置の製造方法が得られる。
下を伴うことなく、良好な均一性を持ったコンタクト孔
開口形成方法を提供するものである０ すなわち本発明によれは３層に気相成長を行なっだ第１
．第２．第３の絶縁膜に対しコンタクト孔を第２の絶縁
膜に対してエツチング選択比の高い方法で第３の絶縁膜
をエツチングすることにより開口する工程と、第１の絶
縁膜とのエツチング選択比の高いあるいは同等な方法で
第２の絶縁膜をエツチングする工程と、ＲＩＥなどの異
方性エツチングによ＃）第１の絶縁膜をエツチングしコ
ンタクト孔を完成する工程とを有することを特徴とする
半導体装置の製造方法が得られる。
本発明を以下図面を用いて説明する。
第１図は従来技術によ多形成したコンタクト孔を含む半
導体集積回路装置の断面図である。ここでは例として一
層配線シリコンゲートＭＯ８ＦＥＴを示している。半導
体基板１０１にソースドレイン領域１０２を形成した後
、例えば酸化硅素のような絶縁膜１０５を気相成長法に
よ）付着させ、ｎｒ望の位置にソース、ドレイン、ゲー
トの各コンタクト孔１０６を７オトエツテング法により
開口する。コンタクト孔のエツチング法は集積度上昇の
ため、）Ｌ Ｉ Ｅ等の異方性エツチングが用いられて
いる。その後に配線物質１０７を付着させ、フォトエツ
チング法にて配線系を形成し、最後に保瞳ＩＩ！に！１
０８を気相成長法によシ付着させている。
導体集積回路装置の断面図である。ここでは例として一
層配線シリコンゲートＭＯ８ＦＥＴを示している。半導
体基板１０１にソースドレイン領域１０２を形成した後
、例えば酸化硅素のような絶縁膜１０５を気相成長法に
よ）付着させ、ｎｒ望の位置にソース、ドレイン、ゲー
トの各コンタクト孔１０６を７オトエツテング法により
開口する。コンタクト孔のエツチング法は集積度上昇の
ため、）Ｌ Ｉ Ｅ等の異方性エツチングが用いられて
いる。その後に配線物質１０７を付着させ、フォトエツ
チング法にて配線系を形成し、最後に保瞳ＩＩ！に！１
０８を気相成長法によシ付着させている。
第２図は本発明の一実施例の方法を示すものである。例
として一層配線シリコンゲートＭＯ８ＦＥＴを示す。従
来技術によシ半導体基板２０１に素子分離領域２０４．
シリコンゲート２０３．ソース。
として一層配線シリコンゲートＭＯ８ＦＥＴを示す。従
来技術によシ半導体基板２０１に素子分離領域２０４．
シリコンゲート２０３．ソース。
ドレイン領域２０２を形成した後、第１の絶縁膜２０９
％第２の絶縁膜２１０、第３の絶縁膜２１１を気相成長
等の方法で成長させる。このとき第２の絶縁膜は、第１
の絶縁膜、第３の絶縁膜とそれぞれ、エツチングに対す
る性質が異なるものを選ぶ。−例として第１．第３の絶
縁膜としてリン硅酸ガラスケ、第２の絶縁膜として窒化
硅素等ケ選ぶことができる。また第２の絶縁膜は第３の
絶縁膜のエツチングストッパーとして用いるので、エツ
チング選択比に応じて薄くすることが望ましい。このよ
うにして形成された３層の絶縁膜上に。
％第２の絶縁膜２１０、第３の絶縁膜２１１を気相成長
等の方法で成長させる。このとき第２の絶縁膜は、第１
の絶縁膜、第３の絶縁膜とそれぞれ、エツチングに対す
る性質が異なるものを選ぶ。−例として第１．第３の絶
縁膜としてリン硅酸ガラスケ、第２の絶縁膜として窒化
硅素等ケ選ぶことができる。また第２の絶縁膜は第３の
絶縁膜のエツチングストッパーとして用いるので、エツ
チング選択比に応じて薄くすることが望ましい。このよ
うにして形成された３層の絶縁膜上に。
フォトワークにより、コンタクトパターンを７オトレジ
ストに形成し、第３の絶縁膜のエツチングを行なう。こ
の際のエツチング方法は第２の絶縁膜とのエツチング選
択比の大きいものを適用することにより、残膜を第１．
第２の絶縁膜厚程度に比較的均一にすることができる（
第２図Ａ）。前記の例ではリン硅酸ガラスを弗化水素系
のウェットエツチングで行なうことができる。次に第２
の薄い絶縁膜をドライエツチング等でエツチングした後
（第２図Ｂ）、第１の絶縁膜をＲＩＥ等の等方性エツチ
ングで除去しコンタクト孔が開口される（第２図Ｃ）。
ストに形成し、第３の絶縁膜のエツチングを行なう。こ
の際のエツチング方法は第２の絶縁膜とのエツチング選
択比の大きいものを適用することにより、残膜を第１．
第２の絶縁膜厚程度に比較的均一にすることができる（
第２図Ａ）。前記の例ではリン硅酸ガラスを弗化水素系
のウェットエツチングで行なうことができる。次に第２
の薄い絶縁膜をドライエツチング等でエツチングした後
（第２図Ｂ）、第１の絶縁膜をＲＩＥ等の等方性エツチ
ングで除去しコンタクト孔が開口される（第２図Ｃ）。
ここで、第１の絶縁膜厚は絶縁膜厚の総和にくらべて薄
いため成長時のばらつきも小さく、オーバーエツチング
を防ぎ、均一なコンタクト孔の開孔が可能となる。コン
タクト孔開口後、配線物質２０７を付着させ、フォトエ
ツチングにより配線系を形成し、＊獲膜２０８を気相成
長法によシ付着させＭＯ８ｋ’ＥＴは完成する（第２図
Ｄ）。この例では第２の絶縁膜と第１の絶縁膜とは別の
エツチング工程で祿去したが、ドライエツチングの方法
を選ぶことによシ同時に開口してもよい。また第３の絶
縁膜のエツチングに等方性エツチングを適用すれは、コ
ンタクト孔上部にテーパーを形成でき、配線物質の被膜
性の改善にもなる。
いため成長時のばらつきも小さく、オーバーエツチング
を防ぎ、均一なコンタクト孔の開孔が可能となる。コン
タクト孔開口後、配線物質２０７を付着させ、フォトエ
ツチングにより配線系を形成し、＊獲膜２０８を気相成
長法によシ付着させＭＯ８ｋ’ＥＴは完成する（第２図
Ｄ）。この例では第２の絶縁膜と第１の絶縁膜とは別の
エツチング工程で祿去したが、ドライエツチングの方法
を選ぶことによシ同時に開口してもよい。また第３の絶
縁膜のエツチングに等方性エツチングを適用すれは、コ
ンタクト孔上部にテーパーを形成でき、配線物質の被膜
性の改善にもなる。
以上５Ｍ０８ ＦＥ’ｌ’を例にとって説明を行なった
が１本発明は、絶縁膜を気相成長層せ、これにフォトエ
ツチング法にてコンタクト孔を開口する工程を持つすべ
ての半導体集積回路に適用できる。
が１本発明は、絶縁膜を気相成長層せ、これにフォトエ
ツチング法にてコンタクト孔を開口する工程を持つすべ
ての半導体集積回路に適用できる。
以上の説明よシ明らかな如く、本発明は絶縁膜成長工程
での膜厚の不均一性％またエツチングのエッチレートの
ばらつきに起因するコンタクト不良を改善し、半導体集
積回路の歩留シ向上を計る方法を提供するものである。
での膜厚の不均一性％またエツチングのエッチレートの
ばらつきに起因するコンタクト不良を改善し、半導体集
積回路の歩留シ向上を計る方法を提供するものである。
第１図は従来技術によシ開口したコンタクト孔を含むＭ
ＯＳＦＥＴの断面図である。第２図は本発明の一実施例
をＭＯＳＦＥＴを例にとシ示した断面図である。 尚、図において、１０１，２０１・・・・・・半導体基
板、１０２．２０２・・・・・・リース拳ドレイン拡散
層、１０３゜２０３・・・・・・多結晶シリコンゲー）
、１０４ 、２０４・・・・・・素子間分離酸化膜、１
０５・・・・・・絶縁膜、１０６・・・・°・従来技術
で開口したコンタク） 孔、１０７ 、２０７・・・・
・・配線物質、１０８．２０８・・・・・・保護膜、２
ｏ９・・・第１の絶縁膜、２１０・・・・・・第２の絶
縁膜、２１１・・・第３の絶縁膜、２１２・・・・・・
フォトレジス）、２１３・・・・・・第３の絶縁膜に開
口したコンタクト孔、２１４・・・・・・第２の絶縁膜
に開口したコンタクト孔、２１５・・・・・・第１の絶
縁膜に開口し、完成したコンタクト孔 を表わしている
。 わ ／ （２） ニ ーー車 ２Ｚり
ＯＳＦＥＴの断面図である。第２図は本発明の一実施例
をＭＯＳＦＥＴを例にとシ示した断面図である。 尚、図において、１０１，２０１・・・・・・半導体基
板、１０２．２０２・・・・・・リース拳ドレイン拡散
層、１０３゜２０３・・・・・・多結晶シリコンゲー）
、１０４ 、２０４・・・・・・素子間分離酸化膜、１
０５・・・・・・絶縁膜、１０６・・・・°・従来技術
で開口したコンタク） 孔、１０７ 、２０７・・・・
・・配線物質、１０８．２０８・・・・・・保護膜、２
ｏ９・・・第１の絶縁膜、２１０・・・・・・第２の絶
縁膜、２１１・・・第３の絶縁膜、２１２・・・・・・
フォトレジス）、２１３・・・・・・第３の絶縁膜に開
口したコンタクト孔、２１４・・・・・・第２の絶縁膜
に開口したコンタクト孔、２１５・・・・・・第１の絶
縁膜に開口し、完成したコンタクト孔 を表わしている
。 わ ／ （２） ニ ーー車 ２Ｚり
Claims (1)
- 半導体基板上に少なくとも二種類以上の絶縁膜を３層に
気相成長する工程と、前舵３層の絶縁膜にコンタクト孔
を該膜のエツチングに対する性質のちがいを利用して開
口する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254283A JPS59168640A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254283A JPS59168640A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168640A true JPS59168640A (ja) | 1984-09-22 |
Family
ID=12638948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254283A Pending JPS59168640A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168640A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129626A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | パタ−ン形成方法 |
| JPH01272121A (ja) * | 1988-04-25 | 1989-10-31 | Nippon Telegr & Teleph Corp <Ntt> | スルーホール構造とその製造方法 |
| JPH0513434A (ja) * | 1991-07-08 | 1993-01-22 | Sharp Corp | 半導体装置の製造方法 |
| JPH0870002A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体装置およびその製造方法 |
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
-
1983
- 1983-03-15 JP JP4254283A patent/JPS59168640A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129626A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | パタ−ン形成方法 |
| JPH01272121A (ja) * | 1988-04-25 | 1989-10-31 | Nippon Telegr & Teleph Corp <Ntt> | スルーホール構造とその製造方法 |
| JPH0513434A (ja) * | 1991-07-08 | 1993-01-22 | Sharp Corp | 半導体装置の製造方法 |
| JPH0870002A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体装置およびその製造方法 |
| US6180479B1 (en) | 1998-05-21 | 2001-01-30 | Nec Corporation | Method of etching to form high tolerance polysilicon resistors |
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