JPH0870002A

JPH0870002A - 半導体装置およびその製造方法

Info

Publication number: JPH0870002A
Application number: JP20337094A
Authority: JP
Inventors: Yoshihiro Hayashi; 喜宏林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-08-29
Filing date: 1994-08-29
Publication date: 1996-03-12
Anticipated expiration: 2014-04-19
Also published as: JP2885080B2

Abstract

(57)【要約】【目的】ゲート電極長の縮小にともなう抵抗増加を回避
し高速動作を可能とし、トランジスタ形成面積の縮小に
ともなう大規模集積回路の面積や全配線長を縮小して大
規模集積回路の小型化・低消費電力化・高速化を達成す
るための半導体素子の構造を提示する。【構成】ポリサイドゲート（４Ａ，３Ａ）の上面に自己
整合的に形成された第１の溝をＡｌ系合金膜２２Ｇで埋
め、同様に薄い窒化シリコン膜１７をエッチング停止層
と利用して自己整合的に形成された拡散層コンタクトホ
ール１９Ｓｂ，１９Ｄｂと、第２の溝（２２Ｇ）、第３
の溝（２２Ｓ，２２Ｄ）に一括して金属を埋め込まれた
ＭＩＳＦＥＴ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に半導体集積回路の電極配線とその形
成方法に関する。

【０００２】

【従来の技術】半導体集積回路の電極配線の形成は、通
常導電膜を堆積したのちリソグラフィー技術を利用して
パターニングすることによって行なわれる。従ってその
加工精度などによって厚さが制限されるので、電極配線
の抵抗値も制限され半導体集積回路の動作速度を向上す
る上で大きな障害となっている。この問題はＭＯＳＦＥ
Ｔのゲートなどに使用されるポリシリコン電極配線やポ
リサイド電極配線などのように、アルミニウム系電極配
線に比べてシート抵抗の大きい電極配線で顕著である。

【０００３】次にポリサイド構造ＭＯＳＦＥＴを例にし
て説明する。

【０００４】図２３（ａ）はポリサイド構造のＭＯＳＦ
ＥＴを示す平面図、図２３（ｂ）は図２３（ａ）のＸ−
Ｘ線断面図である。

【０００５】ＭＯＳＦＥＴは、シリコン基板１表面の拡
散層７Ｓ，７Ｄとチャネル領域（７Ｓ，７Ｄで挟まれた
シリコン基板１の表面部）およびチャネル領域に電界を
かけるためのゲート電極５とを有している。集積回路で
は、素子分離酸化膜２で分離された複数のＭＯＳＦＥＴ
がアルミニウム等の金属配線で接続されてる。Ｎ型ＭＯ
ＳＦＥＴの場合を考えると、ゲート電極５に正電位（例
えば、３．３Ｖ）を印加することで、ゲート酸化膜（図
示せず）を介してシリコン基板１に反転層（チャネル）
を形成し、ソースからチャネル領域を通ってドレインへ
と電子が流れる。ゲート電極を０Ｖに戻すと反転層は消
滅し、ソース・ドレイン間の電子流は遮断される。すな
わち、ＭＯＳＦＥＴをスイッチングするとは、ゲート電
極５を介したＭＯＳキャパシタを充放電してソースとド
レイン間にチャネルを形成あるいは消滅させることに対
応する。従って、ＭＯＳＦＥＴを高速スイッチングさせ
るには、拡散層７Ｓ，７Ｄを低抵抗化させるのみなら
ず、ゲート電極５をも低抵抗化させる必要がある。

【０００６】図示のＭＯＳＦＥＴの場合、ゲート電極５
はポリシリコン膜３とチタンシリサイド膜４の２層膜で
なり、拡散層７Ｄ，７Ｓの表面にチタンシリサイド層８
Ｄ，８Ｓを形成してゲート電極とソース・ドレイン領域
の低抵抗化を企っている。この手法については、例えば
アイイーディーエム・テクニカル・ダイジェスト（ＩＥ
ＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ）誌、１９９
２年、第９０１頁−第９０４頁に記載されている。な
お、６はゲート電極の側壁スペーサ、３０は層間絶縁
膜、３１Ｄ，３１Ｓ，３１Ｇはタングステンプラグ、１
６Ｄはドレイン電極配線、１６Ｓはソース電極配線、１
６Ｇはゲート電極配線、１６−１は隣接するＭＯＳＦＥ
Ｔの電極配線である。

【０００７】図２４（ａ）はゲート電極の一層の低抵抗
化を企ったＭＯＳＦＥＴを示す平面図、図２４（ｂ）は
図２４（ａ）のＸ−Ｘ線断面図である。このＭＯＳＦＥ
Ｔはテクニカル・ダイジェスト，１９９３シポジウム・
オン・ＶＬＳＩ・テクノロジィー（Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ，１９９３Ｓｙｍｐｏｓｉｕｍｏｎ
ＶＬＳＩＴｅｃｈｎｏｌｏｇｙ）誌、第９１頁−第
９２頁に記載されているものであるが、ゲート電極をポ
リシリコン膜３，チタンシリサイド膜４およびＡｌ−Ｃ
ｕ膜で形成している。すなわち、チタンシリサイド化し
たゲート電極上に層間絶縁膜３０を形成した後、電子ビ
ーム露光とドライエッチングによりゲート電極上にゲー
トコンタクト溝３２を形成し、さらにＡｌ−Ｃｕ合金膜
の形成および電子ビーム露光とドライエッチングでＡｌ
−Ｃｕ合金膜のゲート電極裏打ち配線１６ＧＣを形成し
てる。

【０００８】

【発明が解決しようとする課題】図２３に示したＭＯＳ
ＦＥＴでは、ゲート電極５を素子分離酸化膜２上まで引
き延ばし、素子分離酸化膜２上でアルミニウム配線１６
Ｇとコンタクトを取っていた。すなわち、アルミニウム
配線１６Ｇ、ゲートコンタクトホールを埋めるタングス
テンプラグ３１Ｇ、素子分離酸化領域上のゲート電極５
Ｃを経て、シリコン基板上のゲート電極５に電位が印加
される。このような従来のＭＯＳＦＥＴの構造では、以
下に述べる２つの問題点がある。

【０００９】第１に、従来の構造では、アルミニウム配
線１６Ｇからの電位を素子分離酸化膜上のゲート電極領
域５Ｃで受け、ＭＯＳキャパシタ部（ゲート電極の寄生
容量）を充放電させなければならない。従って、ゲート
電極５を極力低抵抗化させる必要があるが、ゲート電極
幅（ゲート長）を狭くさせると、ゲート電極表面にチタ
ンシリサイド膜４を形成したとしても高抵抗化は避けら
れない。このゲート電極の微細化に伴う抵抗増加で、ゲ
ート長の短縮によるチャネル抵抗の減少分が相殺されて
ＭＯＳＦＥＴのスイッチング速度が向上しなくなる。チ
タンシリサイド膜４を厚くすると、ゲート電極自体の厚
さが増大して、ＭＯＳＦＥＴ上の層間絶縁膜３０表面に
大きな段差部が生じてしまう。従って、チタンシリサイ
ド膜をそれほど厚くすることもできない。例えば、ゲー
ト長０．２５μｍの場合、ポリシリコン膜３の厚さは約
１５０ｎｍで、チタンシリサイド膜４の厚さは５０ｎｍ
位が普通で１００ｎｍを超えることはない。チタンシリ
サイド膜は厚くなりすぎるとはがれ易くなるからであ
る。また、幅の狭い（ゲート長の短い）ゲート電極５を
厚くするには、ゲート形状の縦横比（アスペクト比）が
大きくなり、ドライエッチングによる加工が困難にな
る。これは、ゲート電極ばかりでなくＤＲＡＭのワード
線などの電極配線についてもいえることである。

【００１０】第２に、アルミニウム配線１６Ｇからの電
位を素子分離酸化膜上のゲート電極領域で受けるため、
ゲートコンタクトホール（３１Ｇ）を形成するための目
合わせマージンが必要となり、その領域分だけ１個のＭ
ＯＳＦＥＴ当りの単位面積が増大する。パターン形成の
最小寸法および目合せマージンをともにＬとすれば、従
来のＭＯＳＦＥＴでは最低７２Ｌ²が必要となり、ＭＯ
ＳＦＥＴ形成の面積が大きい。このことは、多数のＭＯ
ＳＦＥＴを接続した大規模集積回路では総配線長が著し
く増加し、信号遅延が大きくなるため、大規模集積回路
の高速動作を阻害してしまう。

【００１１】また、図２４に示したようにゲート電極５
にゲート電極裏打ち配線１６ＧＣを形成する手法では、
ゲートコンタクト３２の形成およびゲート電極裏打ち配
線１６ＧＣの形成時にそれぞれ目合わせマージンを確保
しているため、どうしても拡散層へのコンタクトホール
Ｃの形成位置がゲート電極５から離れ、結果的にソース
からチャネルを経てドレインへと流れる電子あるいは正
孔の移動距離が増大して、トランジスタのスイッチング
特性が向上しない。さらに、ソース・ドレイン領域への
コンタクトホールＣの形成位置がゲート電極５から離れ
ることは、結果的にトランジスタの形成領域がその分だ
け増大することを意味し、多数のトランジスタから形成
される大規模集積回路の面積を増大させてしまう。その
結果、総配線長が増長されて信号遅延が大きくなり、大
規模集積回路の高速動作を阻害してしまう。

【００１２】本発明の第１の目的は、ドライエッチング
による加工性や層間絶縁膜に生じる段差からくる制約を
超えて厚くできる電極配線を有する半導体装置とその製
造方法を提供することにある。

【００１３】本発明の第２の目的は１個当たりの単位面
積が小さく高速動作に適したＭＩＳＦＥＴを含む半導体
装置とその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板上の第１の絶縁膜の表面に被着された
所定形状の第１の導電膜と、前記第１の導電膜の被着さ
れた半導体基板を被覆し表面がほぼ平坦で前記第１の導
電膜より厚い層間絶縁膜と、前記層間絶縁膜の前記第１
の導電膜上にこれに自己整合して設けられた第１の溝
と、前記第１の溝を埋め前記第１の導電膜に接続される
第２の導電膜とを有し、前記第１の導電膜および第２の
導電膜でなる電極配線を備えるというものである。

【００１５】本発明の第１の半導体装置の製造方法は、
半導体基板上の第１の絶縁膜上に第１の導電膜を堆積し
パターニングする工程と、前記第１の導電膜に応じた凸
部を有する第２の絶縁膜およびエッチングマスク用絶縁
膜をそれぞれ形成し、前記凸部のエッチングマスク用絶
縁膜の少なくとも一部を化学機械研磨で除去する工程
と、残された前記エッチングマスク用絶縁膜をマスクと
して前記第２の絶縁膜をエッチングして前記第１の導電
膜と自己整合する第１の溝を形成する工程と、前記第１
の溝を埋める第２の導電膜を形成する工程とにより、前
記第１の導電膜およびこれに接続される第２の導電膜で
なる電極配線を形成する工程を含むというものである。

【００１６】本発明第２の半導体装置は、半導体基板の
表面部に形成された素子分離領域で区画された素子形成
領域と、前記素子形成領域の表面とゲート絶縁膜を介し
て交差する第１の導電膜と、前記第１の導電膜の被着さ
れた半導体基板を被覆し表面がほぼ平坦で前記第１の導
電膜より厚い層間絶縁膜と、前記層間絶縁膜の前記第１
の導電膜上にこれと交差して前記第１の溝とは別に設け
られた第３の溝および前記第３の溝の底とその下部の素
子形成領域とを結ぶコンタクトホールと、前記第３の溝
およびコンタクトホールを埋める第３の導電膜とを有す
るＭＩＳトランジスタを含むというものである。

【００１７】本発明第２の半導体装置の製造方法は、半
導体基板の表面部に素子分離領域を形成して素子形成領
域を区画し、前記素子形成領域の表面にゲート絶縁膜を
形成し、前記素子形成領域と交差する所定形状の第１の
導電膜を形成する工程と、エッチング停止絶縁膜を堆積
しこれと選択的にエッチング可能な材料からなり前記第
１の導電膜に応じた凸部を有する層間絶縁膜およびエッ
チングマスク用絶縁膜を形成する工程と、前記凸部のエ
ッチングマスク用絶縁膜の少なくとも一部を化学機械研
磨で除去する工程と、前記エッチングマスク用絶縁膜を
マスクとして前記層間絶縁膜をエッチングして前記第１
の導電膜上方の前記エッチング停止絶縁膜を露出させて
第１の溝用の予備溝を形成する工程と、前記エッチング
マスク用絶縁膜および前記層間絶縁膜を選択的に除去す
ることにより前記予備溝につながる第２の溝および前記
素子形成領域と交差しその底が前記エッチング停止層の
上方にある第３の溝を形成する工程と、前記第３の溝と
交差する開口を有するレジスト膜を形成し前記開口部の
層間絶縁膜を除去してエッチング停止絶縁膜を露出させ
る工程と、前記第３の溝部および前記予備溝部の前記エ
ッチング停止絶縁膜を除去し、前記第３の溝部で前記素
子形成領域の表面に達するコンタクトホールおよび前記
第１の導電膜を露出する第１の溝を形成する工程と、前
記第１の溝、第２の溝および第３の溝をそれぞれ第２の
導電膜で埋める工程とを有しているというものである。

【００１８】

【作用】第１の半導体装置では、第１の導電膜にこれと
自己整合して層間絶縁膜に設けられた第１の溝を埋める
第２の導電膜が接続された電極配線を有している。この
第１の溝は、第１の導電膜をパターニングした後に第２
の絶縁膜を堆積したときに生じる該第１の導電膜に応じ
た凸部をエッチングマスク用絶縁膜で被覆し、化学機械
研磨でこの凸部の少なくとも一部を除去し残ったエッチ
ングマスク用絶縁膜を利用してエッチングを行なって形
成する。第１の導電膜のパターニングにはリソグラフィ
ー技術を利用するが第２の導電膜の形成にはこれを利用
しない。層間絶縁膜である第２の絶縁膜の第１の導電膜
に応じた凸部の少なくとも一部が除去されるので段差は
小さくなる。

【００１９】第２の半導体装置は、前記第１の半導体装
置と同様な電極配線をゲート電極とするＭＩＳトランジ
スタを有している。このゲート電極の第２の導電膜で埋
められた第１の溝につながって第２の溝が設けられその
第２の溝も第２の導電膜で埋められてゲート電極配線と
なっている。つまりゲート電極とゲート電極配線とはス
ルーホールを介さず直接接続されている。そのため接続
領域を小さくできＭＯＳＦＥＴの単位面積を小さくでき
る。また、ソース・ドレイン電極配線は、素子形成領域
と交差する第３の溝を埋める第２の導電膜でなり、第３
の溝の底にコンタクトホールが設けられている。従っ
て、複数のＭＩＳＦＥＴを形成し相互に接続する場合に
も、これらの結線は任意の１つのＭＩＳＦＥＴからみる
と第２の溝や第３の溝を延在させて第２の導電膜で埋め
たものとみることができるので、高密度で形成されたＭ
ＩＳＦＥＴを少ない工程数で接続して大規模集積回路を
形成することができる。

【００２０】

【実施例】図１（ａ）は本発明の第１の実施例を示す半
導体チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ
線断面図である。

【００２１】この実施例は、Ｐ型シリコン基板１の表面
部に形成された素子分離領域（素子分離酸化膜２）で区
画された素子形成領域の表面に図示しないゲート酸化膜
を介して被着された図示の形状のポリシリコン膜３とタ
ングステンシリサイド膜４ａとからなる２層膜（第１の
導電膜）と、この２層膜の被着されたＰ型シリコン基板
を被覆し表面がほぼ平坦で前述の２層膜より厚い層間絶
縁膜（酸化シリコン膜９，１０よりなる）と、この層間
絶縁膜のタングステンシリサイド膜４ａ上にこれと自己
整合して設けられた第１の溝を埋めてタングステンシリ
サイド膜４ａに接触するタングステン膜１３ａとを有し
ている。このポリシリコン膜３，タングステンシリサイ
ド膜４ａおよびタングステン膜１３ａの３層膜はＭＯＳ
ＦＥＴのゲート電極を構成している。

【００２２】次に第１の実施例の製造方法について説明
する。

【００２３】まず、図２（ａ），（ｂ）に示すように、
Ｐ型シリコン基板１の表面部に素子分離酸化膜２を形成
して素子形成領域を区画するため、０．４μｍ深さの溝
を形成し、厚さ０．８μｍ〜１．５μｍの酸化シリコン
膜をＣＶＤ法で堆積してこの溝を埋める。次に化学機械
研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏ
ｌｉｓｈｉｎｇ．以下ＣＭＰと記す。）を行ない酸化
シリコン膜の平坦化を行なう。このＣＭＰは溝部の酸化
シリコン膜の表面に達するまで行なう。次に、エッチン
グを行いＰ型シリコン基板の表面を露出させる。このＣ
ＭＰは、砥粒として粒径０．０４μｍ程度のコロイダル
シリカ粒子を１０〜２０重量％、塩化アンモニウムや硫
酸アンモニウムなどのアンモニウム塩の水溶液（ｐＨ６
〜７）に分散させたスラリーを用い、加工圧力０．４ｇ
／ｃｍ²程度、回転速度３５ｒｐｍで行なった。このス
ラリーは、本出願人による特願平６−１７０８９号公報
で提案されたものであるが、必ずしもこれを用いなくて
もよい。又、ＣＭＰを利用した素子分離領域の形成方法
としては、以上説明したものに限るわけではなく、例え
ば「ＶＬＳＩテクニカル・ダイシェスト（ＶＬＳＩＴ
ｅｃｈｎｉｃａｌＤｉｇｅｓｔ）」誌、１９９１年、第
８９頁−第９０頁に記載されている窒化シリコン膜をポ
リッシングのストッパとして用いる方法を用いることも
できる。

【００２４】次に、素子分離酸化膜２で区画された素子
形成領域の表面に熱酸化法により厚さ５０〜１００ｎｍ
の酸化シリコン膜（ゲート酸化膜）を形成し、厚さ２０
０ｎｍのポリシリコン膜３と厚さ１００ｎｍのタングス
テンシリサイド（Ｗｓｉ_X，ｘ＝２〜２．５）膜４ａを
順次に堆積し（あるいは厚さ３００ｎｍのポリシリコン
膜を形成してもよい）、パターニングして幅（ゲート
長）０．２μｍのポリサイド構造のゲート電極（以下ポ
リサイドゲートと記す。）５ａを形成する。次に、Ｎ^-
型拡散層７Ｄ，７Ｓを形成するためのイオン注入を行な
い、厚さ３０ｎｍの酸化シリコン膜を堆積し、異方性エ
ッチングを行なうことにより側壁スペーサ６を形成す
る。このときゲート酸化膜はポリシリコン膜３および側
壁スペーサ６下部に残り、他は除去される。次にチタン
膜を堆積しランプアニールを行ないチタンシリサイド層
８Ｄ，８Ｓを形成する。未反応のチタン膜を除去し、図
示しないＮ⁺型拡散層を形成するためのイオン注入を行
なう。ここまでの工程は従来のＭＯＳＦＥＴの形成方法
と同じである。次に厚さ２００〜３００ｎｍの酸化シリ
コン膜９をＣＶＤ法で堆積する。

【００２５】次に、バイアスＥＣＲ−ＣＶＤ法で、図３
（ａ）に示すようにポリサイドゲート５ａに応じた突起
１０Ａを有するフッ素入りの酸化シリコン膜（以下Ｓｉ
−Ｏ−Ｆ膜と記す）１０を形成する。すなわちＳｉＦ₄
ガス，Ｏ₂ガスおよびＡｒガスの流量をそれぞれ６０ｓ
ｃｃｍ，８０ｓｃｃｍ，および４０ｓｃｃｍ、マイクロ
波周波数２．４５ＧＨｚ（２．８ｋＷ）でＳｉ−Ｏ−Ｆ
膜を堆積するが、このとき２００〜４００Ｗ程度のＲＦ
バイアスを基板に印加しながら成膜すると、ＣＶＤ法に
よる堆積とＲＦバイアスによるスパッタ効果の兼ね合い
で酸化シリコン膜９の凸部上に突起１０Ａが形成され
る。この突起１０Ａの形状は、前述したガスの流量比、
ＲＦバイアスの値および平坦部におけるＳｉ−Ｏ−Ｆ膜
の厚さによって変わる。約４５°の斜面を有し、ポリサ
イドゲート５ａのストライプ状部の上方で断面がほぼ３
角形になるように条件を設定するのが好ましい。また、
Ｓｉ−Ｏ−Ｆ膜１０の平坦部での表面がポリサイドゲー
ト５ａの表面より上にくる厚さ（本実施例では少なくと
も３００ｎｍ）にする。

【００２６】次に、前述したスラリーを滴下しながらＣ
ＭＰを行なう。ここで、硬質研磨布（例えば、ローデル
社製：ＩＣ−１０００）を用いた場合の突起部先端の研
磨速度が平坦部よりも速い特質を利用して、ポリサイド
ゲート５ａ上に位置する窒化シリコン膜１１を選択的に
除去して図３（ｂ）に示すように、開口部１２を形成す
る。研磨時間はポリサイドゲート５ａの厚さや窒化シリ
コン膜１１の厚さや加工圧力によって変化するが、ポリ
サイドゲート５ａの厚さが３００ｎｍ、窒化シリコン膜
１１の厚さ２０ｎｍ、加工圧力０．４ｋｇ／ｃｍ²の場
合では、３０秒〜１分程度である。このＣＭＰは、理想
的には図３（ｂ）に示すように、開口部１２の表面と窒
化シリコン膜１１の表面とが一致するのが好ましいが、
実際には３角状の突起１０Ａを途中まで研磨し酸化シリ
コン膜１０が露出した後の適当なところで中止しなけれ
ばならない。その場合、断面台形状の突起が残ることに
なる。言い替えると、開口部１２の大きさは、突起１０
Ａの形状、窒化シリコン膜１１の厚さおよび研磨量によ
って定まることになるが、開口部１２の幅がポリサイド
ゲート５ａの幅（ゲート長）とほぼ同じになるようにこ
れらのパラメータを定めればよい。

【００２７】次に、残された窒化シリコン膜１２をマス
クとして酸化シリコン膜１０，９を選択的に除去してポ
リサイドゲート５ａの表面を露出させると図４に示す溝
１２ａがポリサイドゲート５ａと自己整合的に形成され
る。この選択エッチングは、ＣＨＦ₃とＣＯを１：３で
混合した混合ガスを使用した反応性イオンエッチングに
よるのが好ましい。酸素を含む酸化シリコン膜上にフロ
ロカーボンが堆積せずにエッチングされるが、酸素を含
まない窒化シリコン膜、ポリシリコン膜、タングステン
シリサイド膜やチタンシリサイド膜上にはフロロカーボ
ンが堆積してエッチングされないので高い選択比（約２
０：１）で酸化シリコン膜を除去できる。

【００２８】次に、ブランケット・タングステン法によ
り図５に示すように、厚さ３００ｎｍのタングステン膜
１３を堆積して溝１２ａを埋める。次に、ＣＭＰにより
図６に示すように溝１２ａ部のみにタングステン膜１３
ａを残す。このＷ−ＣＭＰには、ジャーナル・オブ・エ
レクトロケミカル・ソサイエティ（Ｊｏｕｒｎａｌｏｆ
ＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ）
誌、第１３８巻、第１１号、１９９１年、１１月、第３
４６０頁−第３４６４頁に記さているように、タングス
テンの酸化剤としてフェロシアン化カリウム（Ｋ₃Ｆｅ
（ＣＮ）₃）を含有するスラリーを用いて行なうことが
できるが、ｐＨ８〜１０程度の酸化剤を含むアルカリ性
水溶液にコロイダルシリカを分散させたスラリーを用い
ることもできる。このとき窒化シリコン膜１１も除去し
て酸化シリコン膜１０が露出するまでＣＭＰを行なう。

【００２９】次に、ＣＶＤ法により、図７に示すよう
に、厚さ５００〜１０００ｎｍの酸化シリコン膜１４を
堆積し、図８に示すように、タングステン膜で裏打ちさ
れたゲート電極に達するスルーホールＣ１および素子形
成領域に達するコンタクトホールＣ２を形成し、図９に
示すように、再びタングステン膜１５を堆積してスルー
ホールＣ１，コンタクトホールＣ２を埋め、Ｗ−ＣＭＰ
を行ない、図１０に示すように、タングステンプラグ１
５Ｇ，１５Ｄ，１５Ｓを形成する。

【００３０】最後に厚さ５００ｎｍのアルミニウム系合
金膜を堆積しパターニングして図１に示す電極配線１６
Ｇ，１６Ｄ，１６Ｓ等を形成する。ここで１６ＧＣ，１
６ＤＣ，１６ＳＣはそれぞれ対応する電極配線のコンタ
クト部を示す。

【００３１】本実施例のゲート電極はポリサイドゲート
（３，４ａ）がこれと自己整合したタングステン膜１３
ａで裏打ちされているので、ゲート電極の抵抗が小さく
このゲート電極を有するＭＯＳＦＥＴは、図２３に示し
た従来のＭＯＳＦＥＴより一層の高速動作が可能であ
り、１個のＦＥＴあたりの占有面積（単位面積）の増大
もない。しかもこの裏打ちを施こすことによってゲート
電極の厚さが増しても層間絶縁膜１０の表面の段差は却
って平坦にできる。これはＣＭＰを利用した製造方法に
よる利点である。

【００３２】次に本発明の第２の実施例について説明す
る。

【００３３】図１１（ａ）は本発明の第２の実施例を示
す半導体チップの平面図、図１１（ｂ），（ｃ）および
（ｄ）はそれぞれ図１１（ａ）のＡ−Ａ線断面図、Ｂ−
Ｂ線断面図およびＣ−Ｃ線断面図である。

【００３４】この実施例は、Ｐ型シリコン基板１の表面
部に形成された素子分離領域（素子分離酸化膜２）で区
画された素子形成領域と、この素子形成領域の表面と図
示しないゲート酸化膜を介して交差する第１の導電膜
（ポリシリコン膜３Ａとタングステンシリサイド膜４Ａ
とでなるポリサイドのゲートと、このポリサイドゲート
の被着されたＰ型シリコン基板を被覆し表面がほぼ平坦
で前述のポリサイドゲートより厚い層間絶縁膜（窒化シ
リコン膜１７，酸化シリコン膜９およびフッ素入り酸化
シリコン膜１０）と、前述のポリサイドゲート上にこれ
と自己整合して設けられた第１の溝（２２Ｇで埋められ
たＴ字状の部分）と、前述の第１の溝とつながり前述の
層間絶縁膜に設けられた第２の溝（２２Ｇで埋められた
直線状の部分）と、前述の第１の溝および第２の溝をそ
れぞれ埋め第１の溝部で第１の導電膜に接続する第２の
導電膜（アルミニウム系合金膜２２Ｇ）と、前述の素子
形成領域の上方にこれと交差して前述の第１の溝とは別
に設けられた第３の溝（２２Ｓ，２２Ｄで埋められてい
る）および前述の第３の溝の底とその下部の素子形成領
域とを結ぶコンタクトホール１９Ｓｂ，１９Ｄｂと、前
述の第３の溝およびコンタクトホール１９Ｓｂ，１９Ｄ
ｂを埋める第３の導電膜（アルミニウム系合金膜２２
Ｓ，２２Ｄ）とを有するＭＯＳトランジスタを含むとい
うものである。

【００３５】次に、この実施例の製造方法について説明
する。

【００３６】第１の実施例の製造方法と同様にして、図
１２に示すように、Ｐ型シリコン基板１の表面部に素子
分離酸化膜２を形成して素子形成領域を区画し、その素
子形成領域の表面にゲート酸化膜を形成し、ポリシリコ
ン膜３Ａ、タングステンシリサイド膜４Ａを順次に堆積
し、パターニングしてポリサイドゲート５ｂを形成す
る。Ｎ^-型拡散層７Ｄ，７Ｓを形成するためのイオン注
入を行ない、側壁スペーサ６を形成する。このとき、ゲ
ート酸化膜はポリシリコン膜３Ａ、側壁スペーサ６の下
部に残り、他は除去される。チタンシリサイド膜８Ｄ，
８Ｓを形成し、図示しないＮ⁺型拡散層を形成するため
のイオン注入を行なう。

【００３７】次に、厚さ２０〜５０ｎｍの窒化シリコン
膜１７を堆積し、厚さ２００〜３００ｎｍの酸化シリコ
ン膜９を堆積する。

【００３８】次に、第１の実施例と同様にして、バイア
スＥＣＲ−ＣＶＤ法で図１３（ａ）に示すように、突起
１０ＡのあるＳｉ−Ｏ−Ｆ膜を形成する。厚さ５０ｎｍ
の窒化シリコン膜１１を堆積し、ＣＭＰにより図１３
（ｂ）に示すように、開口部１２を形成する。

【００３９】次に、残った窒化シリコン膜１１をマスク
にして、ＣＨＦ₃とＣＯとの混合ガスを使用した異方性
エッチングにより、図１４に示すように、Ｓｉ−Ｏ−Ｆ
膜１０と酸化シリコン膜９とを選択的に除去することに
より溝１２ａ（第１の溝用の予備溝）を形成する。窒化
シリコン膜１７はこの選択エッチング時のエッチング停
止絶縁膜として働く。

【００４０】次に、図１５に示すように、第２の溝１９
Ｇ、第３の溝１９Ｄ，１９Ｓ，１９−１を形成するため
の開口のあるレジスト膜１８を形成する。第２の溝１９
Ｇ形成用の開口はゲート電極配線を形成するためのもの
で、予備溝１２ａと一部重なり合うようにする。そうし
て、単に一部重なり合せばよくマージンを多くとる必要
はない。この重なり合った領域１９ＧＡにより、ポリサ
イドゲート５ｂと第２の溝１９Ｇとの接続が確保される
ことになる。これらのレジストパターンをマスクとし
て、ＣＨＦ₃を用いたドライエッチングで、窒化シリコ
ン膜１１をエッチングする。この際、重なり合った領域
１９ＧＡのポリサイドゲート５ｂ上の窒化シリコン膜１
７も除去され、タングステンシリサイド膜４Ａが現れ
る。しかる後、エッチングガスにＣＯを添加し、（ＣＯ
＋ＣＨＦ₃）系ガスでＳｉ−Ｏ−Ｆ膜１０をエッチング
する。この場合、タングステンシリサイド膜４Ａ上には
炭素が選択的に析出し、この部分のエッチングは進行し
ない。Ｓｉ−Ｏ−Ｆ膜１０のエッチングが終了すると、
下層に位置する酸化シリコン膜９の表面が現れるが、酸
化シリコン膜のエッチング速度がＳｉ−Ｏ−Ｆ膜よりも
遅い性質を利用して、第２の溝１９Ｇ、第３の溝１９
Ｄ，１９Ｓ，１９−１の深さを一定値に制御しやすいよ
うに工夫がなされている。しかる後、酸素プラズマでレ
ジスト膜１８を除去する（図１６）。

【００４１】次にフォトリソグラフィー工程で、図１７
に示すように、チタンシリサイド膜に対するコンタクト
ホールの予備孔１９Ｓａ，１９Ｄａを形成するためのレ
ジスト膜２０を形成する。ここでは、レジスト膜２０に
形成した開口２１はコンタクトホールの予備孔のパター
ンよりも大きいにもかかわらず、窒化シリコン膜のエッ
チング停止機能を有効に利用して第３の溝１９Ｓ，１９
Ｄの下に、これらの溝の幅方向と自己整合的にコンタク
トホールを形成することができる。すなわち、第３の溝
１９Ｓ，１９Ｄと開口２１との交差部以外の領域はすべ
て窒化シリコン膜１７または１１が現れているため、Ｃ
ＨＦ₃とＣＯとの混合ガスを用いて酸化シリコン膜９の
異方性エッチングを行ない窒化シリコン膜１７が現れた
ところでエッチングを中止する。こうして予備孔１９Ｓ
ａ，１９Ｄａを形成する。

【００４２】次に、酸素プラズマでレジスト膜２０を除
去し（図１８）、ＣＨＦ₃ガスを用いたドライエッチン
グでＳｉ−Ｏ−Ｆ膜１０の表面に存在する窒化シリコン
膜１１および予備溝１２ａの底部、予備孔１９Ｓａ、１
９Ｄａの底に存在する窒化シリコン膜１７を除去するこ
とにより、図１９（ａ）、に示すように第１の溝１２
ｂ、コンタクトホール１９Ｓｂ，１９Ｄｂが形成され
る。次に、グリッドを通過させることで指向性を持たせ
たコリメートスパッタ法でＴｉＮ（５０ｎｍ）／Ｔｉ
（１０ｎｍ）のバリア層（図示せず）を形成した後、リ
フロースパッタリング法で、第１，第２，第３の溝およ
びコンタクトホールを一括して埋め込むように、Ａ１膜
あるいはＡ１−Ｃｕ合金膜などのアルミニウム系合金膜
２２を成膜する（図１９（ｂ））。しかる後、コロイダ
ルシリカ粒子を弱アルカリ性水溶液に分散させたスラリ
ーを用いるＣＭＰにより、酸化シリコン膜１０上のアル
ミニウム系合金膜２２を除去する。このＡｌ−ＣＭＰ
は、本出願人が特願平４−２７６８６６号で提案した方
法によるのがより好ましい。この方法は、例えば０．５
重量％のピペラジン水溶液と１重量％の過酸化水素水を
滴下しながら、研磨布（加工圧力を例えば０．２８ｋｇ
／ｃｍ²）で研磨するもので、酸化シリコンに対して１
００：１以上の加工速度でアルミニウム系合金膜を除去
できる。シリカなどの固体成分を含まないので、酸化シ
リコン膜表面に機械的ダメージを与えず、ポリシングに
よる表面汚染も回避できる。

【００４３】このようにして、図１１に示すＭＯＳＦＥ
Ｔを含む半導体装置が得られる。ゲート電極がポリサイ
ド膜と全面接触するアルミニウム系合金膜２２Ｇとでで
きているにも拘らずゲート電極とソース・ドレイン領域
のコンタクトとの距離は最小設計寸法Ｌを確保してい
る。さらに素子分離酸化膜上の第２の溝と第１の溝との
接続領域をＬ（図１，図２３の例では３Ｌ）に小さくで
き（第２の溝形成時に走行方向の目合せマージンを小さ
くでき）単位面積（５６Ｌ²＝８Ｌ×７Ｌ）は図の従来
例の単位面積（７２Ｌ²＝８Ｌ×９Ｌ）と比較すると２
３％減少している。またソース電極配線（２２Ｓ）およ
びドレイン電極配線（２２Ｄ）はその底部にコンタクト
ホール（１９Ｓｂ，１９Ｄｂ）を有しているが、これら
のコンタクトホールは電極配線の幅方向と自己整合して
いるのでその方向の目合せマージンが不要でありＭＯＳ
ＦＥＴの単位面積の縮小に有利である（図１１の寸法８
Ｌをもつと小さくすることも可能である）。ＲＦバイア
スＥＣＲ−ＣＶＤ法で形成したＳｉ−Ｏ−Ｆ膜の誘電率
は、「エクステンディッド・アブストラクフ・オブ・ザ
・１９９３・インタナショナル・コンファレンス・オン
・ソリッド・ステート・デバイシス・アンド・マテルア
ルズ（ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏｆｔ
ｈｅ１９９３ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎ
ｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔａｔｅＤｅｖ
ｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ）誌，１９９３
年，第１５８頁−第１６０頁に記載されているように、
約３であり酸化シリコン膜の３．８より小さいので、電
極間の寄生客量の小さくして結合雑音を減らすのに好適
である。

【００４４】図２０（ａ）は第２の実施例の一変形を示
す平面図、図２０（ｂ）は図２０（ｑａ）のＸ−Ｘ線断
面図である。第２の実施例の第１の溝の平面形状はＴ字
型であるが、それを直線状にしたもので、第１の溝と第
２の溝との目合せマージンを考慮しない理想的な場合を
示してある。第２の実施例等では目合せマージンをＬに
したが、実際にはそれほど大きくとる必要はない。本変
形が理論上可能な極限の一例を示すものである。

【００４５】以上、第１，第２の実施例でＳｉ−Ｏ−Ｆ
膜の代りにバイアスＥＣＲ−ＣＶＤ法による酸化シリコ
ン膜を使用することもできる。ただし、第２の実施例の
場合、第２の溝の深さはエッチング時間等で制御しなけ
ればならないのでばらつきは大きくなる。また、バイア
スＥＣＲ−ＣＶＤ法によらなくても下層の電極配線に応
じた突起を形成することは可能である。しかし、この場
合突起を利用して形成する溝の幅は下層の電極配線の幅
より大きくなるのはやむを得ない。

【００４６】次に本発明の第３の実施例について説明す
る。

【００４７】図２１（ａ）は本発明の第３の実施例を示
す平面図、図２１（ｂ）は図２１（ａ）のＸ−Ｘ線断面
図である。

【００４８】Ｐ型シリコン基板上の層間絶縁膜２３に被
着されたタングステンシリサイド配線２４が設けられて
いる。タングステンシリサイド配線２４に応じた形状の
（自己整合した）溝（底にスルーホール２８を有してい
る）を埋めてタングステン膜２９が裏打ちされている。

【００４９】次に第３の実施例の製造方法について説明
する。

【００５０】まず、図２２（ａ）に示すように、層間絶
縁膜２３上にタングステンシリサイド配線２４の形成さ
れたＰ型シリコン基板１上に、プラズマＣＶＤ法で層間
絶縁膜２５として、ボロン・リンガラス膜を成膜し、さ
らに薄い窒化シリコン膜２６を成膜する。しかる後、Ｃ
ＭＰ法でタングステンシリサイド配線２４上に位置する
窒化シリコン膜２６を自己整合的に除去して図２２
（ｂ）と示すように、開口部２７を形成する。しかる
後、ＣＨＦ₃とＣＯとの混合ガスを用いて層間絶縁膜２
５をエッチングし、図２２（ｃ）に示すように、タング
ステンシリサイド配線２４の表面まで達しない溝２７ａ
を自己整合的に形成する。フォトリソグラフィーとドラ
イエッチング工程で、図２２（ｄ）に示すように、溝２
７ａの底部からタングステンシリサイド配線２４に達す
るスルーホール２８を形成しブランケットＣＶＤ法でタ
ングステン膜を成長する。コロイダルシリカ粒子をｐＨ
１０程度のアルカリ性水溶液に分散させたスラリーを用
いて、タングステン膜をポリッシングすると同時に、表
面を平坦化させて、図２１に示すように、タングステン
シリサイド配線２４上にタングステン膜２９の裏打ち配
線を形成する。もちろん、全面接触構造の裏打ち配線を
形成することもできるが、タングステンシリサイド配線
２４とタングステン膜２９との中間の層次の図示しない
他の配線が存在する場合には深い溝を形成るのは難しく
なるので本実施例のようにスルーホールを設けるのがよ
い。

【００５１】以上第１の導電膜と第２の導電膜の材料が
異なる場合について説明したが、これらは同じ材料でも
よい。またその材料も半導体装置の電極配線として使用
できるものなら何でもよい。

【００５２】

【発明の効果】以上説明したように本発明によれば、第
１の導電膜をパターニングした後に層間絶縁膜を形成し
第１の導電膜に応じた（自己整合する）第１の溝を設け
て第２の導電膜で埋めることにより第１の導電膜に第２
の導電膜を重ねて裏打ちした電極配線を実現できパター
ニング時のドライエンッチングによる加工性からくる制
約を越えて厚くできる。この第１の溝の形成をＣＭＰを
利用して行なうことにより層間絶縁性の段差を小さくで
きる。また、第１の溝とつながるこれより深い第２の溝
を設けて第１の溝および第２の溝を第２の導電膜で埋め
ることにより低抵抗の結線が可能となるが、第１，第２
の溝を接続するためのマージンは少なくてもよい。

【００５３】このような第２の導電膜で裏打ちされた第
１の導電膜をＭＩＳＦＥＴのゲート電極に利用すればＭ
ＩＳＦＥＴのゲート抵抗を低く単位面積を小さくでき
る。このようなＭＩＳＦＥＴを含む半導体集積回路は、
個々のＭＩＳＦＥＴが高速動作可能であること、ＭＩＳ
ＦＥＴの単位面積が小さくできることにともなう全体全
体の面積や全配線長を小さくできることにより、小型
化、低消費電力化および高速化される。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す平面図（図１
（ａ））および図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。

【図２】第１の実施例の製造方法の説明のための平面図
（図２（ａ））および図２（ａ）のＸ−Ｘ線断面図であ
る。

【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。

【図４】図３に続いて示す平面図（図４（ａ））および
図４（ａ）のＸ−Ｘ線断面図（図４（ｂ））である。

【図５】図４に続いて示す断面図である。

【図６】図５に続いて示す平面図（図６（ａ））および
図６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。

【図７】図６に続いて示す断面図である。

【図８】図７に続いて示す平面図（図８（ａ））および
図８（ａ）のＸ−Ｘ線断面図（図８（ｂ））である。

【図９】図８に続いて示す断面図である。

【図１０】図９に続いて示す平面図（図１０（ａ））お
よび図１０（ａ）のＸ−Ｘ線断面図（図１０（ｂ））で
ある。

【図１１】本発明の第２の実施例を示す平面図（図１１
（ａ））、図１１（ａ）のＡ−Ａ線断面図（図１１
（ｂ））、Ｂ−Ｂ線断面図（図１１（ｃ））、Ｃ−Ｃ線
断面図（図１１（ｂ））である。

【図１２】第２の実施例の製造方法を説明するための平
面図（図１２（ａ））および図１２（ａ）のＸ−Ｘ線断
面図（図１２（ｂ））である。

【図１３】図１２に続いて（ａ），（ｂ）に分図して示
す工程順断面図である。

【図１４】図１２に続いて示す平面図（図１４（ａ））
および図１４（ａ）のＸ−Ｘ線断面図（図１４（ｂ））
である。

【図１５】図１５に続いて示す平面図（図１５（ａ））
および図１５（ａ）のＸ−Ｘ線断面図（図１５（ｂ））
である。

【図１６】図１６に続いて示す平面図（図１６（ａ））
および図１６（ａ）のＸ−Ｘ線断面図（図１６（ｂ））
である。

【図１７】図１６に続いて示す平面図（図１７（ａ））
および図１７（ａ）のＸ−Ｘ線断面図（図１７（ｂ））
である。

【図１８】図１７に続いて示す平面図（図１８（ａ））
および図１８（ａ）のＸ−Ｘ線断面図（図１８（ｂ））
である。

【図１９】図１８に続いて（ａ），（ｂ）に分図して示
す工程順断面図である。

【図２０】第２の実施例の変形の説明のための平面図
（図２０（ａ））および図２０（ａ）のＸ−Ｘ線断面図
（図２０（ｂ））である。

【図２１】本発明の第３の実施例を示す平面図（図２１
（ａ））および図２１（ａ）のＸ−Ｘ線断面図（図２１
（ｂ））である。

【図２２】本発明の第３の実施例の製造方法の説明のた
め（ａ）〜（ｄ）に分図して示す工程順断面図である。

【図２３】従来例を示す平面図（図２３（ａ））および
図２３（ａ）のＸ−Ｘ線断面図（図２３（ｂ））であ
る。

【図２４】他の従来例の示す平面図（図２４（ａ））お
よび図２４（ａ）のＸ−Ｘ線断面図（図２４（ｂ））で
ある。

【符号の説明】

１Ｐ型シリコン基板２素子分離酸化膜３，３Ａポリシリコン膜４，４ａ，４Ａタングステンシリサイド膜５，５ａゲート電極６側壁スペーサ７Ｄ，７ＳＮ^-型拡散層８Ｄ，８Ｓチタンシリサイド層９酸化シリコン膜１０Ｓｉ−Ｏ−Ｆ膜１０Ａ突起１１窒化シリコン膜１２開口部１２ａ溝１３タグステン膜１４酸化シリコン膜１５Ｇ，１５Ｄ，１５Ｓタングステンプラグ１６Ｇ，１６Ｄ，１６Ｓ電極配線１６ＧＣ，１６ＤＣ，１６ＳＣコンタクト部１７窒化シリコン膜１８レジスト膜１９Ｇ第２の溝１９Ｄ，１９Ｓ，１９−１第３の溝１９ＧＡ溝１２ａとの１９Ｇとの重なり合った領
域１９Ｓａ，１９Ｄａ予備孔１９Ｓｂ，１９Ｄｂコンタクトホール２０レジスト膜２１開口２２アルミニウム系合金膜２３層間絶縁膜２４タングステンシリサイド膜２５層間絶縁膜２６窒化シリコン膜２７開口２７ａ溝２８スルーホール２９タングステン膜３０層間絶縁膜３１Ｄ，３１Ｓ，３１Ｇタングステンプラグ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/90 Ｄ 29/78 ３０１Ｇ

Claims

【特許請求の範囲】

【請求項１】半導体基板上の第１の絶縁膜の表面に被
着された所定形状の第１の導電膜と、前記第１の導電膜
の被着された半導体基板を被覆し表面がほぼ平坦で前記
第１の導電膜より厚い層間絶縁膜と、前記層間絶縁膜の
前記第１の導電膜上にこれに自己整合して設けられた第
１の溝と、前記第１の溝を埋め前記第１の導電膜に接続
される第２の導電膜とを有し、前記第１の導電膜および
第２の導電膜でなる電極配線を備えることを特徴とする
半導体装置。
【請求項２】第１の溝が第１の導電膜の表面に達して
いる請求項１記載の半導体装置。
【請求項３】第１の溝の底に第１の導電膜の表面に達
するスルーホールが設けられ前記第１の溝およびスルー
ホールを第２の導電膜が埋める請求項１記載の半導体装
置。
【請求項４】半導体基板の表面部に形成された素子分
離領域で区画された素子形成領域と、前記素子形成領域
の表面とゲート絶縁膜を介して交差する第１の導電膜
と、前記第１の導電膜の被着された半導体基板を被覆し
表面がほぼ平坦で前記第１の導電膜より厚い層間絶縁膜
と、前記層間絶縁膜の前記第１の導電膜上にこれと自己
整合して設けられた第１の溝と、前記第１の溝とつなが
り前記層間絶縁膜に設けられた第２の溝と、前記第１の
溝および第２の溝をそれぞれ埋め前記第１の溝部で前記
第１の導電膜に接続する第２の導電膜と、前記素子形成
領域の上方にこれと交差して前記第１の溝とは別に設け
られた第３の溝およびコンタクトホールを埋める第３の
導電膜とを有するＭＩＳトランジスタを含むことを特徴
とする半導体装置。
【請求項５】層間絶縁膜が酸化シリコン膜とこれより
誘電率の低い誘電体膜との積層膜であり、前記誘電体膜
に第２の溝および第３の溝が設けられている請求項４記
載の半導体装置。
【請求項６】半導体基板上の第１の絶縁膜上に第１の
導電膜を堆積しパターニングする工程と、前記第１の導
電膜に応じた凸部を有する第２の絶縁膜およびエッチン
グマスク用絶縁膜をそれぞれ形成し、前記凸部のエッチ
ングマスク用絶縁膜を化学機械研磨で除去する工程と、
残された前記エッチングマスク用絶縁膜をマスクとして
前記第２の絶縁膜をエッチングして前記第１の導電膜と
自己整合する第１の溝を形成する工程と、前記第１の溝
を埋める第２の導電膜を形成する工程とにより、前記第
１の導電膜およびこれに接続される第２の導電膜でなる
電極配線を形成する工程を含むことを特徴とする半導体
装置の製造方法。
【請求項７】第１の溝をその底に第１の導電膜が露出
する深さに形成する請求項６記載の半導体装置の製造方
法。
【請求項８】第１の溝の底に第１の導電膜が露出する
前にエッチングを中止し、次いで前記第１の溝の底に前
記第１の導電膜に達するスルーホールを形成した後第２
の導電膜を形成する請求項６記載の半導体装置の製造方
法。
【請求項９】半導体基板の表面部に素子分離領域を形
成して素子形成領域を区画し、前記素子形成領域の表面
にゲート絶縁膜を形成し、前記素子形成領域と交差する
所定形状の第１の導電膜を形成する工程と、エッチング
停止絶縁膜を堆積しこれと選択的にエッチング可能な材
料からなり前記第１の導電膜に応じた凸部を有する層間
絶縁膜およびエッチングマスク用絶縁膜を形成する工程
と、前記凸部のエッチングマスク用絶縁膜を化学機械研
磨で除去する工程と、前記エッチングマスク用絶縁膜を
マスクとして前記層間絶縁膜をエッチングして前記第１
導電膜上方の前記エッチング停止絶縁膜を露出させて第
１の溝用の予備溝を形成する工程と、前記エッチングマ
スク用絶縁膜および前記層間絶縁膜を選択的に除去する
ことにより前記予備溝につながる第２の溝および前記素
子形成領域と交差しその底が前記エッチング停止層の上
方にある第３の溝を形成する工程と、前記第３の溝と交
差する開口を有するレジスト膜を形成し前記開口部の層
間絶縁膜を除去してエッチング停止絶縁膜を露出させる
工程と、前記第３の溝部および前記予備溝部の前記エッ
チング停止絶縁膜を除去し前記第３の溝部で前記素子形
成領域の表面に達するコンタクトホールおよび前記第１
の導電膜を露出する第１の溝を形成する工程と、前記第
１の溝、第２の溝および第３の溝をそれぞれ第２の導電
膜で埋める工程とを有していることを特徴とする半導体
装置の製造方法。
【請求項１０】酸化シリコン膜を堆積しバイアスＥＣ
Ｒ−ＣＶＤ法で酸フッ化シリコン膜を堆積して層間絶縁
膜を形成し、第３の溝を形成するためのエッチングを前
記酸化シリコン膜が露出したところで中止する請求項９
記載の半導体装置の製造方法。