JPH09153610A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09153610A
JPH09153610A JP7314102A JP31410295A JPH09153610A JP H09153610 A JPH09153610 A JP H09153610A JP 7314102 A JP7314102 A JP 7314102A JP 31410295 A JP31410295 A JP 31410295A JP H09153610 A JPH09153610 A JP H09153610A
Authority
JP
Japan
Prior art keywords
electrode
forming
electrodes
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7314102A
Other languages
English (en)
Inventor
Toshiaki Tsutsumi
聡明 堤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7314102A priority Critical patent/JPH09153610A/ja
Priority to TW085100110A priority patent/TW295697B/zh
Priority to US08/683,537 priority patent/US6087727A/en
Priority to DE19629774A priority patent/DE19629774A1/de
Priority to KR1019960029678A priority patent/KR100236248B1/ko
Publication of JPH09153610A publication Critical patent/JPH09153610A/ja
Priority to US09/541,629 priority patent/US6281051B1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/907—Folded bit line dram configuration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Abstract

(57)【要約】 【課題】 垂直方向および水平方向の高集積化を図るこ
とのできる半導体装置の構造とその製造方法を得る。 【解決手段】 ＭＩＳＦＥＴのｎ- およびｎ+ ソース・
ドレイン領域１２、１６に接続されるとともに、ビット
線の一部としての機能も有するソース・ドレイン電極１
８と、ワード線としての第１の配線２０が接続されたゲ
ート電極１１とを備える。各電極１１、１８は、側壁絶
縁膜１５、シリコン酸化膜２、１９またはシリコン窒化
膜３によって絶縁され、埋め込まれている。ワード線と
ビット線とは同一平面上にて交差しないので、垂直方向
の段差を軽減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、Metal-Insulator-Semiconduc
tor-Field-Effect-Transistor （以下ＭＩＳＦＥＴと称
する）に接続される電極および配線層の構造とその製造
方法に関するものである。
【０００２】
【従来の技術】ＵＬＳＩの高集積化が進むにつれて、デ
バイスの垂直方向と水平方向の縮小化がますます要求さ
れるようになった。水平方向には、各工程における写真
製版の重ね合せ精度の誤差を見込んだ余裕を確保しなけ
ればならない。また垂直方向の段差も写真製版のパター
ニングを精度よく行なうために極力なくす必要がある。
【０００３】まず、従来の半導体装置の一例としてＤＲ
ＡＭ（Dynamic-Random-Access-Memory）などに用いられ
るＭＩＳＦＥＴについて図を用いて説明する。
【０００４】図８９または図９０において、半導体基板
１０１上にゲート絶縁膜１０４を介在させて形成された
ゲート電極１０５を備える。ゲート電極両側の半導体基
板１０１には不純物拡散層を備え、ＭＩＳＦＥＴのソー
ス・ドレイン領域１０３をなす。このようなＭＩＳＦＥ
Ｔは、素子分離絶縁膜１０２およびチャネルストップ層
１１１によって他のＭＩＳＦＥＴと互いに電気的に分離
される。ゲート電極１０５はポリシリコン膜や金属シリ
サイド膜のような導電性膜からなり、ワード線１０５の
一部を構成する。このワード線１０５と交差するように
ビット線１０８を有する。このビット線１０８はワード
線１０５と短絡しないように層間絶縁膜１０７により互
いに電気的に隔絶される。そして、ビット線１０８はコ
ンタクトホールを介し、ＭＩＳＦＥＴのソース・ドレイ
ン領域１０３の一方の領域へ電気的に接続されている。
ビット線１０８のコンタクトホールは、１個または２個
のＭＩＳＦＥＴで１組の各メモリセルごとに形成されて
いる。また、ＤＲＡＭの場合、ＭＩＳＦＥＴの他のソー
ス・ドレイン領域１０３には情報としての電荷を蓄積す
るキャパシタが接続されている（図示せず）。
【０００５】図９１はソース・ドレイン領域１０３、ビ
ット線１０８およびワード線１０５の位置関係の一例を
示す平面図である。なお、図８９または図９０は、図９
１においてそれぞれＡ−Ａ、Ｂ−Ｂにおける断面を示し
たものである。図９１に示すように、従来の半導体装置
はワード線１０５の上にさらにビット線１０８を形成す
る構造となっているため、交差部分において段差が生じ
るなどして垂直方向の段差が厳しくなる。一方、コンタ
クトホールはワード線１０５に接触しないように、しか
も、ソース・ドレイン領域１０３の一方の領域内に完全
に接続する必要がある。さらに、コンタクトホールは、
図９０に示すように、素子分離絶縁膜１０２を突き抜け
てその下に設けられたチャネルストップ層１１１と短絡
しないようにする必要がある。このため、コンタクトホ
ールにはコンタクトホールの写真製版の水平方向の重ね
合せ精度を見込んだ配置が要求される。たとえば、コン
タクトホールの端からソース・ドレイン領域の端および
ワード線の端まで０．３μｍ程度広く設定しなければな
らない。
【０００６】従来の半導体装置の他の例を図を用いて説
明する。図９２は、図９３においてＢ−Ｂにおける断面
を示す。図９２において、ゲート電極１０５の一部は素
子分離絶縁膜１０２上に乗り上げている。この乗り上げ
る部分に、コンタクトホール１１０に埋込まれた導電層
を介して接続されるワード線１０９を有する。このワー
ド線１０９はゲート電極１０５と交差する方向に延びる
ように形成されている。ワード線１０９とゲート電極１
０５とは層間絶縁膜１０７によって隔絶されている。図
９２において、ソース・ドレイン領域１０３を形成する
不純物拡散層１０３はビット線を構成する。この構成の
場合、ワード線１０９とゲート電極１０５とを接続する
ために、水平方向にゲート電極１０５の一部を延在させ
る必要があるために水平方向の集積度が向上しない。ま
た、コンタクトホールを有する層間絶縁膜が必要なため
に垂直方向の段差も大きい。
【０００７】ところで、ＭＩＳＦＥＴに接続される電極
とその配線の段差を軽減する構造として、特開平１−１
０６４６９号公報には、各電極を絶縁膜に埋め込むとと
もに、各電極の一部をその絶縁膜表面と略同一平面で露
出する例が開示されている。これを図９４または図９５
を用いて説明する。なお、図９４は図９５においてＡ−
Ａにおける断面を示している。図９４または図９５に示
すように、この半導体装置は１対のソース・ドレイン領
域１３７に接続されるコンタクト電極１４１と、２つの
ソース・ドレイン領域に挟まれる領域（チャネル領域）
上にゲート絶縁膜１３５を介在させてゲート電極１３９
を有するＭＯＳトランジスタを備える。このＭＯＳトラ
ンジスタは素子分離絶縁膜１３３によって他のＭＯＳト
ランジスタと電気的に分離される。ＭＯＳトランジスタ
の２つのコンタクト電極１４１とゲート電極１３９とは
絶縁膜１４３によって互いに電気的に分離される。しか
も、この絶縁膜１４３の表面と各電極１４１、１３９の
上面が略同一平面に位置するように形成されている。こ
のため、各電極に接続される配線１４５は略同一平面上
にあり、段差を軽減している。ところが、ゲート電極１
３９に接続される配線１４５は、その形成方法からはゲ
ート電極１３９に沿うようにしか形成することができな
い。このため、たとえばメモリデバイスのメモリセルを
構成するＭＯＳトランジスタにおいては、コンタクト電
極に接続される配線１４５とゲート電極１３９に接続さ
れる配線１４５とを交差させる必要があり、その際に
は、短絡させないように段差を設けて交差させなければ
ならない。また、場合によっては、配線１４５を短絡を
防ぐために迂回させることも必要である。したがって、
配線に段差が生じてしまい、後工程における写真製版や
加工に困難が生じたり、水平方向の配線形成領域が拡大
することがあった。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の半導体装置においては、半導体素子としてたとえ
ば、ＭＩＳＦＥＴのゲート電極とワード線とを接続する
ために、ゲート電極の一部を水平方向に延在させる必要
があった。このため、デバイスの水平方向の集積度が向
上しないという問題があった。また、ＭＩＳＦＥＴの電
極に接続される配線層を交差させる場合に段差が生じた
り、迂回させるなどして、後工程における写真製版や加
工が困難になったり、水平方向の配線層の形成領域が広
がる問題があった。
【０００９】本発明は、このような問題点を解決するた
めになされたものであり、半導体素子に接続される配線
層の段差をなくして垂直方向の段差を軽減し、水平方向
の配線形成領域を最小にして高集積化を容易にすること
ができる半導体装置の構造とその製造方法を得ることを
目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の請求項１に記載の本発明の半導体装置は、半導体基板
上とこの半導体基板上に形成された第１〜第３の電極と
を備える。第１〜第３の電極の少なくとも２つの電極の
上面に接続された第１および第２の配線層を備える。第
１〜第３の電極を互いに絶縁し、埋めるように形成され
た絶縁膜を備える。しかも、第１および第２の配線層の
うち、１つの配線層が第１〜第３の電極近傍にて、他の
１つの配線層と交差する。さらに、第１〜第３の電極の
うち、１つの電極の上面の位置が他の電極の上面の位置
とは異なっている。
【００１１】この製造方法によれば、各電極に接続され
る配線層が異なる層に位置し、それらを埋めるように絶
縁膜を備える。このため、たとえ各配線が交差するよう
なことがあってもその交差部で段差が生じることはな
く、垂直方向の段差を軽減することができ、さらに、微
細な加工を行なうことができる。したがって、半導体装
置の高集積化を容易に行なうことができる。
【００１２】また、請求項１の記載において、請求項２
に記載のように、第１の電極と半導体基板との間にゲー
ト絶縁膜を備え、第２および第３の電極下近傍の半導体
基板に所定の導電型の不純物拡散層を備えてもよい。
【００１３】そのような場合には、第１の電極に印加す
る所定の電圧により、所定の導電型の不純物拡散層に接
続される第２および第３の電極間に電流を流すことがで
きる。したがって、ＭＩＳＦＥＴに接続される電極を含
む半導体装置を得ることができる。
【００１４】さらに、請求項１の記載において、請求項
３に記載のように第２および第３の電極が、所定の導電
型の不純物拡散層そのものであってもよい。そのような
場合には、不純物拡散層に接続される電極を敢えて形成
する必要はなく、工程を削減することができる。
【００１５】請求項２の記載において、請求項４に記載
のように、第１の電極の上面の位置が第２および第３の
電極の電極の上面の位置より高く、かつ、第２および第
３の電極の上面の位置が略同一平面にあり、しかも、絶
縁膜の表面が、第１の電極の上面の位置と略同一平面に
あってもよい。また、請求項２の記載において、請求項
５に記載のように、第１の電極の上面の位置が第２およ
び第３の電極の上面の位置より低く、かつ、第２および
第３の電極の上面の位置が略同一平面にあり、しかも、
絶縁膜の表面が第２および第３の電極の上面の位置と略
同一平面にあってもよい。さらに、請求項２の記載にお
いて、請求項６に記載のように、第１の電極の上面の位
置は、第２の電極の上面の位置より高く、そして、第３
の電極の上面の位置より低く、絶縁膜の表面が、第３の
電極の上面の位置と略同一平面にあってもよい。
【００１６】これらの構成によれば、第１の電極に接続
される第１の配線層と第２または第３の電極に接続され
る第２の配線層とが異なる層に位置し、それらを埋める
ように絶縁膜が存在する。このため、たとえば、一方向
に延びる第２の配線層と、それと交差するように形成さ
れた第１の配線層との交差する部分で段差が生じること
はなく、垂直方向の段差を軽減することができる。した
がって、微細な加工を行なうことができ、半導体装置の
高集積化を容易に行なうことができる。
【００１７】また、請求項４〜６のいずれか１項の記載
において、請求項７に記載のように、第１の配線層はワ
ード線を、第２の配線層はビット線を含んでもよい。
【００１８】請求項８に記載の本発明の半導体装置の製
造方法は、半導体基板上に第１の絶縁膜を形成する。こ
の第１の絶縁膜に、半導体基板の表面を露出するように
第１の開口部を形成する。この第１の開口部内に側壁絶
縁膜によってそれぞれ絶縁された第１〜第３の電極を形
成する。第１〜第３の電極うち、いずれか１つの電極の
上面の位置を他の電極の上面の位置とは異なる位置にす
る。第１〜第３の電極のいずれかの上面に接続される配
線層を形成する。
【００１９】この製造方法によれば、第１の電極と接続
される配線層が、たとえどの方向に延在しようとも他の
第２または第３の電極と直接接続しないように形成され
る。このため、他の電極との短絡を回避するために段差
を設けたり、あるいは迂回したりする必要がない。した
がって、垂直方向の段差を軽減し、かつ水平方向の配線
の占有面積の低減化を図り、集積度の高い半導体装置を
容易に形成することができる。
【００２０】請求項８の記載において、請求項９に記載
のように、第１の電極下に第２の絶縁膜を形成する。第
２および第３の電極下近傍の半導体基板に所定の導電型
の不純物拡散層を形成する。
【００２１】この構成によれば、ＭＩＳＦＥＴを含む半
導体装置を容易に形成することができる。
【００２２】請求項９の記載において、請求項１０に記
載のように、第１の電極の上面の位置を第２および第３
の電極の上面の位置より高くするとともに、第２および
第３の電極の上面の位置を略同一平面にしてもよい。
【００２３】また、請求項９の記載において、請求項１
４に記載のように、第１の電極の上面の位置を第２およ
び第３の上面の位置より低くするとともに、第２および
第３の電極の上面の位置を略同一平面にしてもよい。
【００２４】さらに、請求項９の記載において、請求項
１５に記載のように、第１の電極の上面の位置を第２の
電極の上面の位置と第３の電極の上面の位置との間にな
るようにしてもよい。
【００２５】これらの構成によれば、第１の電極と接続
される配線層が第２および第３の電極と直接接続しない
ように形成される。また、一方向に延在する第２または
第３の電極に接続される配線層が形成されたとしても、
第１の電極と接続される配線層はこれらの配線層と交差
しないように形成される。
【００２６】このため、配線層を他の電極との短絡を回
避するために迂回させたり、配線と配線との交差部に段
差を設けたりする必要がない。
【００２７】したがって、垂直方向の段差を軽減し、か
つ、水平方向の配線の形成領域の低減化を図り、集積度
の高い半導体装置を容易に形成することができる。
【００２８】請求項１０の記載において、請求項１１に
記載のように、第１の開口部を形成した後、半導体基板
上に第２の絶縁膜を形成する。第２の絶縁膜上に、第１
の開口部にのみ第１の導電性膜を形成する。第１の導電
性膜にエッチングを施し、半導体基板の表面を露出する
ように第２および第３の開口部と第１の電極とを形成す
る。その後、第１の電極の側壁に側壁絶縁膜を形成す
る。第２および第３の開口部にのみ第２の導電性膜を形
成する。
【００２９】このような製造方法によれば、ＭＩＳＦＥ
Ｔに接続された第１の電極に接続される配線層がどの方
向に延在しようとも、ＭＩＳＦＥＴの不純物拡散層に接
続される２つの第２または第３の電極と直接しないよう
に形成される。
【００３０】このため、他の電極との短絡を回避するた
めに段差を設けたり、迂回したりする必要がない。
【００３１】したがって、ＭＩＳＦＥＴを備えた集積度
の高い半導体装置を容易に形成することができる。
【００３２】請求項１０の記載において、請求項１２に
記載のように、第１の開口部を形成した後、第１の開口
部内にのみ第３の絶縁膜を形成する。第３の絶縁膜の所
定の領域に、半導体基板の表面を露出するように第４の
開口部を形成する。半導体基板の露出した表面上に、第
２の絶縁膜を形成する。第４の開口部内にのみ第１の導
電性膜を形成し、第１の電極を形成する。この第１の電
極を形成した後、第１の開口部内に残された第３の絶縁
膜を除去し、第２および第３の開口部を形成する。その
後、第１の電極の側壁に側壁絶縁膜を形成する。第２お
よび第３の開口部にのみ第２の導電性膜を形成し、第２
および第３の電極を形成する。
【００３３】この製造方法によれば、第１の電極を形成
する際ゲート絶縁膜をストッパとしてエッチングする必
要はない。また、第１の電極に接続される配線層に段差
を生じない。したがって、薄いゲート絶縁膜を有したＭ
ＩＳＦＥＴを備え、配線の段差を軽減した半導体装置を
容易に形成することができる。
【００３４】請求項１０の記載において、請求項１３に
記載のように、第１の開口部を形成した後、第１の開口
部にのみ第３の絶縁膜を形成する。第３の絶縁膜上の所
定の領域に、半導体基板の表面を露出するように第２お
よび第３の開口部を形成する。第２および第３の開口部
にのみ第１の導電性膜を形成し、第２および第３の電極
を形成する。第２および第３の電極を形成した後、第１
の開口部内に残された第３の絶縁膜を除去し、第４の開
口部を形成する。その後、第２および第３の電極の側壁
に側壁絶縁膜を形成する。第４の開口部にのみ第２の導
電性膜を形成し、第１の電極を形成する。
【００３５】この製造方法によれば、ゲート絶縁膜は第
２、第３の電極形成後に形成する。このため、エッチン
グなどによるゲート絶縁膜へのダメージを与えることが
ない。また第１の電極に接続される配線層に段差が生じ
ない。したがって、信頼性の高いゲート絶縁膜を有した
ＭＩＳＦＥＴを備え、配線の段差を軽減した半導体装置
を容易に形成することができる。
【００３６】請求項１６に記載の半導体装置の製造方法
は、半導体基板上に、第１の導電性膜を形成する。第１
の導電性膜の所定の領域を残して除去し、積層構造体を
形成する。積層構造体の周囲を埋めるように、半導体基
板上に第４の絶縁膜を形成する。積層構造体の所定の領
域を除去し、第２および第３の開口部と第１の電極とを
形成する。第２および第３の開口部に、側壁絶縁膜を備
えた第２および第３の電極を形成する。第１〜第３の電
極のうち、いずれか１つの電極の上面の位置を他の電極
の上面の位置とは異なる位置にする。第１〜第３の電極
のいずれかの上面に接続される配線層を形成する。
【００３７】この製造方法によれば、第１〜第３の電極
形成領域を先に形成し、その後電極を取巻く絶縁膜を形
成する。このため、第１および第２の開口部を形成する
際、ドライエッチング等によって第１の電極下の半導体
基板へ炭素やフッ素などの不純物が付着することがな
い。さらに、電極に接続される配線層に段差が生じな
い。したがって、不純物による信頼性の劣化を防ぎ、し
かも、段差の軽減された半導体装置を容易に形成するこ
とができる。
【００３８】請求項１６の記載において請求項１７に記
載のように、第１の電極下に第２の絶縁膜を形成する。
第２および第３の電極下近傍の半導体基板に、所定の導
電型の不純物拡散層を形成する。
【００３９】このような製造方法によれば、ＭＩＳＦＥ
Ｔを含む半導体装置を容易に形成することができる。
【００４０】
【発明の実施の形態】
（実施の形態１）実施の形態１として、本発明の半導体
装置を図１または図２を用いて説明する。なお、図１は
図２において、Ａ−Ａにおける断面を示している。図１
または図２に示すように、半導体基板に形成されたＭＩ
ＳＦＥＴの１対のｎ- ソース・ドレイン領域１２および
ｎ+ ソース・ドレイン領域１６に接続されるソース・ド
レイン電極１８と、ゲート絶縁膜７上にゲート電極１１
とを備える。ゲート電極１１の上面の位置は、ソース・
ドレイン電極１８の上面の位置より上にある。また、電
極がお互いに側壁絶縁膜１５によって絶縁されている。
さらに、各電極は他のＭＩＳＦＥＴ（図示せず）と電気
的に絶縁するためにシリコン酸化膜２、シリコン窒化膜
３またはシリコン酸化膜１９によって覆われている。第
１の配線２０がゲート電極１１の上面に接続されてい
る。この第１の配線２０は、ＭＩＳＦＥＴのワード線を
なす。また、ソース・ドレイン電極１８は図面に垂直な
方向に延長すれば、ビット線としての役目も果たす。
【００４１】このように構成すれば、従来の技術におい
て、図９１または図９２で説明したように、ワード線と
ゲート電極１１とを接続させるための領域、つまりコン
タクトホールを形成するための領域を、素子分離絶縁膜
上に余分に確保する必要はない。このワード線は、ゲー
ト電極１１に対し任意の方向に延在させることができ
る。また、ソース・ドレイン電極１８あるいはビット線
上にはシリコン酸化膜１９が形成されているため、ワー
ド線としての第１の配線２０がこれらの電極と短絡する
ことはない。さらに、ゲート電極１１と第１の配線２０
との間には絶縁膜はなく、かつ、第１の配線２０と交差
する方向に延びるビット線は、第１の配線２０の下にシ
リコン酸化膜１９を介在させてゲート電極１１の上面よ
り下に形成されているため、垂直方向の段差が軽減され
ている。
【００４２】（実施の形態２）次に、実施の形態１にお
いて説明した半導体装置の製造方法の一例について図を
用いて説明する。先ず、図３に示すように、半導体基板
１上にＣＶＤ法または熱酸化法によりシリコン酸化膜２
を５０００Å形成する。そのシリコン酸化膜２上にＣＶ
Ｄ法によりシリコン窒化膜３を１０００Åを形成する。
次に、図４に示すように、通常の写真製版法およびエッ
チング法によりトランジスタ形成用の第１の開口部４を
形成する。次に、イオン注入法により、たとえばＮＭＯ
Ｓトランジスタを形成する場合には、ボロンをエネルギ
数十ＫｅＶ〜１００ＫｅＶ、ドーズ量１０13〜１０14／
ｃｍ2 で注入し、チャネルストップ層５および不純物注
入層６を形成する。シリコン酸化膜２、シリコン窒化膜
３およびこのチャネルストップ層５により素子間を分離
する。また、不純物注入層６は、第１の開口部４の基板
表面から数千Å下に形成され、デバイス特性に特に影響
を及ぼさない。第１の開口部４は通常のドライエッチン
グで形成するため、その側壁はほぼ垂直で急峻な段差と
なる。次に、図５に示すように、熱酸化法またはＣＶＤ
法によりシリコン酸化膜１００Åからなるゲート絶縁膜
７を形成する。次に、ＣＶＤ法によりポリシリコン膜８
を形成し、第１の開口部４を覆う。次に、図６に示すよ
うに、エッチバック法や研磨法によりポリシリコン膜８
の表面をエッチングし、シリコン窒化膜３上のポリシリ
コン膜を除去し、第１の開口部４内にのみポリシリコン
膜８を残す。次に、図７に示すように、ＣＶＤ法により
シリコン酸化膜９を１０００Å形成する。次に、図８に
示すように、写真製版により第１の開口部４上を横切る
ように、フォトレジスト１０からなるエッチングマスク
を形成する。次に、図９に示すように、このフォトレジ
スト１０をマスクとして、シリコン酸化膜９をエッチン
グする。さらに、ゲート絶縁膜７をエッチングストッパ
にしてポリシリコン膜８をエッチングし、ゲート電極１
１を形成する。素子分離絶縁膜としてのシリコン酸化膜
２およびシリコン窒化膜３によりゲート幅が確定され
る。また素子分離絶縁膜の側壁は急峻であるため、ＬＯ
ＣＯＳ分離のような狭チャネル効果は生じないという利
点もある。その後、イオン注入法により、砒素をエネル
ギ数十ＫｅＶ、ドーズ量１０14〜１０15／ｃｍ2 にて注
入し、ｎ- ソース・ドレイン領域１２を形成する。次
に、図１０に示すように、ＣＶＤ法によりシリコン酸化
膜１０００Åを形成する。異方性エッチングにより側壁
絶縁膜１５を形成する。次に、イオン注入法により、砒
素をエネルギ数十ＫｅＶ、ドーズ量１０15〜１０16／ｃ
ｍ2 にて注入し、ｎ+ ソース・ドレイン領域１６を形成
する。次に、図１１に示すように、ＣＶＤ法でポリシリ
コン膜１７を形成する。なおポリシリコン膜１７以外に
アモルファスシリコン膜あるいは金属シリサイド膜でも
よい。次に、図１２に示すように、エッチバック法また
は研磨法により、第１の開口部４のゲート電極１１以外
の部分にのみ埋め込む。さらに、エッチバックによりそ
の表面をシリコン窒化膜３表面よりたとえば２０００Å
低くなるように形成し、ソース・ドレイン電極１８を形
成する。このとき、ゲート電極１１の表面はシリコン酸
化膜９で覆われているため、エッチングされない。埋め
込みに必要なポリシリコン膜の膜厚は、埋め込むべき溝
の幅の半分以上であればよく、微細化が進むに従い薄い
膜厚で効率的に埋め込むことができる。そして、その後
平坦化に要するエッチバック量は少なくて済む。したが
って、ハーフミクロン以下で特に本発明は効果的に作用
する。またこの実施の形態においては、素子分離絶縁膜
としてのシリコン酸化膜２およびシリコン窒化膜３の側
壁部の段差がほぼ垂直であることを利用していること
も、ゲート電極１１、ソース・ドレイン電極１８の埋め
込みを容易にしている。次に、図１３に示すように、Ｃ
ＶＤ法によりシリコン酸化膜を２０００Å形成する。次
に、エッチバック法または研磨法により平坦化し、シリ
コン酸化膜１９をソース・ドレイン電極１８上にのみ残
す。このときゲート電極１１上のシリコン酸化膜９を除
去する。この工程における平面図を図１４に示す。
【００４３】以上の工程で、トランジスタのゲート電極
１１、ソース・ドレイン電極１８を形成し、かつソース
・ドレイン電極１８上のみにシリコン酸化膜１９を形成
した、完全に平坦なＭＩＳＦＥＴが完成する。ソース・
ドレイン電極１８およびその上に形成されるシリコン酸
化膜１９は自己整合的に形成されている。
【００４４】次に、このトランジスタに接続する配線を
形成する。これは、図１に示すように、ＣＶＤ法やスパ
ッタ法によりアルミ膜を１０００〜５０００Å形成す
る。このアルミ膜以外には、タングステンなどの金属や
ＴｉＳｉ2 やＷＳｉ2 などの金属シリサイド膜や、Ｗ
Ｎ、ＴｉＮなどの金属窒化膜を適用することができる。
次に、写真製版およびエッチング法により、第１の配線
２０を形成する。このとき、ソース・ドレイン電極１８
はシリコン酸化膜１９により覆われているため、第１の
配線２０とは電気的に絶縁されているが、ゲート電極１
１とは直接に第１の配線２０が接している。ここで、直
接的に接するとは、ゲート電極１１と第１の配線２０と
は、層間絶縁膜とそれに形成したコンタクトホールを介
して電気的に接続する構造ではないことを意味する。
【００４５】ソース・ドレイン電極１８はそのまま延長
して半導体基板上の配線層、たとえばビット線として利
用できるが、以下ではソース・ドレイン電極１８へとつ
ながる配線層の形成方法の一例を説明する。
【００４６】図１において、説明したように、図１５に
示すように、ＣＶＤ法によりシリコン酸化膜２１を１０
０００Å形成する。その後、写真製版およびエッチング
法により、コンタクトホール２２を形成する。この場
合、ソース・ドレイン電極１８およびシリコン窒化膜３
はエッチングストッパとなる。また、コンタクトホール
２２の底はソース・ドレイン電極１８の表面に達すれば
よい。そのため、コンタクトホール２２のエッチングの
際に通常行なわれるオーバーエッチングによっても、コ
ンタクトホール２２の底が半導体基板１の表面にまで達
することはない。したがって、コンタクトホール２２の
底全体がソース・ドレイン電極１８の領域に完全に収ま
らない場合でも、素子分離絶縁膜としてのシリコン酸化
膜２とシリコン窒化膜３の領域の下部に接触することに
より接合リークを発生させることはない。したがって、
写真製版の重ね合せの精度を考慮し、ソース・ドレイン
電極１８の領域を大きく設定する必要もなく、水平方向
の高集積化も図ることができる。
【００４７】次に、図１６に示すように、スパッタ法や
ＣＶＤ法により、ＴｉＮとアルミ合金の積層膜を形成し
写真製版およびエッチング法によりパターニングして、
第２の配線２３を形成する。
【００４８】この実施の形態１においては、ゲート電極
１１とそれに接続する第１の配線２０つまりワード線と
は別々に形成しているため、ソース・ドレイン領域１
２、１６の領域を形成するための熱処理として、たとえ
ば８００〜９００℃を施した後でワード線を形成するこ
とができる。したがって、ワード線にアルミのような融
点の低い金属を用いることができる。
【００４９】また、この実施の形態においては、ｎ- ソ
ース・ドレイン領域１２およびｎ+ソース・ドレイン領
域１６をともに形成する例を示したが、ｎ- ソース・ド
レイン領域１２またはｎ+ ソース・ドレイン領域１６の
どちらか一方のみを形成してもよい。また、ＮＭＩＳＦ
ＥＴの例を示したが、ＰＭＩＳＦＥＴの場合にも応用で
きることは言うまでもない。なお、ＰＭＩＳＦＥＴの場
合、必ずしもチャネルストップ層は必要ない。また、半
導体基板としてＳＯＩ基板を用いてもよい。
【００５０】さらに、この実施の形態においては、ゲー
ト電極１１に接続した第１の配線２０は、ゲート長方向
つまり、ソース−ゲート−ドレインを結ぶ方向に延在し
ている。この場合、既に説明したようにゲート電極１１
は素子分離絶縁膜としてのシリコン酸化膜２とシリコン
窒化膜３とで囲まれた領域にのみ存在する。すなわちチ
ャネル領域上にのみゲート電極１１が存在し、第１の配
線２０とゲート電極１１とはトランジスタのチャネル領
域の上方部で交差し、この交差部分でのみ接する。その
ため、従来の技術において、図９１あるいは図９２に示
したように、ワード線とゲート電極とを接続するための
領域、すなわちコンタクトホールを形成するための領域
を、素子分離絶縁膜上に余分に確保する必要はなく、し
たがって、高集積化を妨げてしまうようなことはない。
また、図９１あるいは図９２の場合と異なり、コンタク
トホール１１０を形成する工程を必要としないため、工
程が簡単であり工期の短縮も図ることができる。
【００５１】（実施の形態３）次に、実施の形態３とし
て、ワード線をなす第１の配線２０がゲート長方向に延
在する半導体装置、特に、メモリデバイスのメモリセル
のトランジスタについて工程を追いながら図を用いて説
明する。
【００５２】図１７は、図１２に示す工程の平面図であ
る。ゲート電極の部分にはシリコン酸化膜９が見えてい
る。ソース・ドレイン電極１８ａ、１８ｂのうち、１８
ａはビット線を構成し、１８ｂはキャパシタ（図示せ
ず）につながる。１８ａは複数のトランジスタにつなが
る。図１８は、図１３または、図１４に示す工程の平面
図である。ゲート電極１１表面のシリコン酸化膜が除去
され、代わりにソース・ドレイン電極１８ａおよび１８
ｂ表面にシリコン酸化膜１９が形成されている。図１９
は図１または、図２に示す工程の平面図である。以降、
図１５、図１６における説明と同様にして、ソース・ド
レイン電極である１８ｂにキャパシタの電極（図示せ
ず）を接続する。第１の配線２０はワード線を構成す
る。ワード線は従来の一般に用いられているＤＲＡＭの
メモリセルと反対に、ゲート長方向に延在する。そのた
め、ビット線とワード線は互いに直交するが、ビット線
はワード線より下層に存在し、またビット線が素子分離
絶縁膜により分断されない構造が可能になる。この実施
の形態においては、従来の技術で説明したように、ビッ
ト線１８を多層配線構造にすることによりメモリセルの
トランジスタのソース・ドレイン電極１８を相互に電気
的に接続する必要がなく、また、ワード線とゲート電極
１１の接続はこの意味で直接的に接するため、垂直方向
の段差を低減することができる。このため、その後の工
程において配線などの加工性が容易になる上、ワード線
とゲート電極とを接続させるために、ゲート電極の一部
を素子分離領域に延在させる必要もない。また、従来の
技術において図８９の場合とは異なり、ビット線とソー
ス・ドレイン領域とを接続するコンタクトホールを各メ
モリセルごとに形成する必要がないため、集積度が向上
する。したがって、お互いに交差するワード線とビット
線とが接続されている構造のＭＩＳＦＥＴには、本発明
は特に有効である。以下の全ての実施の形態についても
このような構造を適用することができる。
【００５３】なお、ソース・ドレイン電極１８を形成す
る方法として、選択ＣＶＤ法によりＷ、Ａｌ、Ｃｕなど
を形成してもよい。また、ソース・ドレイン領域にイオ
ン注入により不純物を注入した後、ソース・ドレイン電
極を形成したが、ソース・ドレイン電極を多結晶シリコ
ンや金属シリサイドで形成し、ソース・ドレイン電極に
イオン注入法で不純物をドーピングし、熱処理によりソ
ース・ドレイン電極から半導体基板表面に不純物を拡散
させてもよい。
【００５４】さらに、この実施の形態はＤＲＡＭに限り
適用されるものではなく、その他一般にゲート電極に接
続される配線とソース・ドレイン電極に接続される配線
とが交差する半導体装置すべてにおいて適用することが
できる。また、説明した図においては、第１の配線２０
とゲート幅方向とが直交する例を示しているが、交差す
る角度は直角には限らず、平行でなければ同様の効果が
ある。
【００５５】（実施の形態４）次に、実施の形態４とし
て、実施の形態１で説明した半導体装置の製造方法の他
の例を図を用いて説明する。この方法は、工程を簡略化
することができる。
【００５６】まず、図２０に示すように、図６に示す工
程の後、写真製版によりエッチングマスクとしてのフォ
トレジスト１０を形成する。次に、図２１に示すよう
に、ポリシリコン膜をエッチングし、ゲート電極１１を
形成する。その後イオン注入法によりｎ- ソース・ドレ
イン領域１２を形成する。次に、図２２に示すように、
シリコン窒化膜を１０００Å形成し、その後異方性エッ
チングを施し、側壁絶縁膜１５を形成する。次に、イオ
ン注入法により、ｎ+ ソース・ドレイン領域１６を形成
する。なお、ｎ- ソース・ドレイン領域１２またはｎ+
ソース・ドレイン領域１６のどちらか一方のみを形成し
てもよい。
【００５７】次に、図２３に示すように、ＣＶＤ法でシ
リコン酸化膜を形成し、研磨またはエッチバック法によ
り平坦化し、ソース・ドレイン領域上にシリコン酸化膜
１９を形成する。その後、第１の配線２０を形成する。
図２４はこの工程における平面図である。その後、図２
５に示すように、シリコン酸化膜２１を形成する。次に
コンタクトホール２２を形成し、第２の配線２３を形成
する。この場合、シリコン窒化膜３および側壁絶縁膜１
５を残してシリコン酸化膜２１、１９を選択的に除去す
るため、第２の配線２３は素子分離絶縁膜であるシリコ
ン酸化膜２およびシリコン窒化膜３下のチャネルストッ
プ層５に接することはない。このため、第２の配線２３
により、ソース・ドレイン領域１２、１６と半導体基板
１とが電気的に短絡することはない。
【００５８】なお、図２２に示す工程の後、サリサイド
法（Self Aligned Silicide ）により、ゲート電極１１
およびｎ+ ソース・ドレイン領域１６上をたとえば、Ｔ
ｉ、Ｃｏ、Ｎｉなどでシリサイド化し、シート抵抗を低
減してもよい。
【００５９】この実施の形態においても、ゲート電極１
１と第１の配線２０とは交差し、その交差部分において
両者が電気的に接触している。ｎ- ソース・ドレイン領
域１２またはｎ+ ソース・ドレイン領域１６をビット線
として用いれば、実施の形態２において説明したのと同
様の配線を形成することが可能である。この場合は、ソ
ース・ドレイン領域上に埋め込まれて形成したポリシリ
コン膜からなる電極がないため、コンタクトホールは基
板にまで達するように形成する必要がある。したがっ
て、実施の形態２に比べて深いコンタクトホールが必要
となり、コンタクトホール形成のエッチングとその後に
形成する配線層のコンタクトホールの埋め込みが困難に
なるという欠点がある一方、工程が簡略になるという利
点がある。
【００６０】さらに、本実施の形態は、本発明のソース
・ドレイン電極１８を形成する工程を省くことによりす
べての実施の形態に通用できる。
【００６１】（実施の形態５）実施の形態２において説
明した図１５に示す工程において、コンタクトホール２
２を形成する場合の問題点は、コンタクトホール２２と
第１の配線２０との間の距離間隔が小さい場合、写真製
版の重ね合せ精度に比べてこの距離が小さくなると、第
１の配線２０とその上に形成する第２の配線２３はコン
タクトホール２２を介して短絡する可能性があるという
ことである。このような問題点を解決できる製造方法
を、実施の形態５として説明する。
【００６２】図１３または図１４に示す工程の後、第１
の配線２０としてのＴｉＳｉ2 を１０００Å形成する。
次に、図２６に示すように、その上にシリコン窒化膜２
４を１０００Å形成する。次に、写真製版およびエッチ
ング法により、この積層構造膜の所定の領域をパターニ
ングする。次に、図２７に示すように、シリコン窒化膜
を５００Å形成し、異方性エッチバックにより側壁絶縁
膜２５を形成する。その後、図２８に示すように、シリ
コン酸化膜２１を１００００Å形成し、写真製版および
エッチングによりコンタクトホール２２を形成する。こ
のとき、シリコン窒化膜２４および側壁絶縁膜２５をエ
ッチングマスクとして、シリコン酸化膜２１、１９のみ
を選択的にエッチングする。第１の配線２０上にコンタ
クトホールが形成された場合でも、その後に形成される
第２の配線２３と第１の配線２０とは電気的に接続され
ることはない。なお図２９は、この工程における平面図
を示し、図２８はこの図においてＡ−Ａにおける断面を
示す。
【００６３】（実施の形態６）実施の形態１において説
明した半導体装置の製造方法のさらに他の方法を図を用
いて説明する。まず、図４に示す工程の後、図３０に示
すように、ＣＶＤ法によりシリコン酸化膜２６を形成
し、第１の開口部４を埋め込む。次に、図３１に示すよ
うに、研磨法やエッチバック法でシリコン酸化膜２６を
第１の開口部４内にのみ残す。次に、図３２に示すよう
に、写真製版およびエッチング法により、第２の開口部
１３を形成する。次に、図３３に示すように、熱酸化法
またはＣＶＤ法により、シリコン酸化膜を５０〜１００
Å堆積しゲート絶縁膜７を形成する。その後、ＣＶＤ法
によりポリシリコン膜を形成し研磨法またはエッチバッ
ク法により第２の開口部１３内にゲート電極１１を形成
する。このとき、ゲート電極１１の表面は、シリコン窒
化膜３の表面より１０００Å低くなるようにエッチバッ
クする。次に、図３４に示すように、ＣＶＤ法により、
シリコン窒化膜２７を形成する。研磨法またはエッチバ
ック法により、ゲート電極１１の表面とシリコン窒化膜
３の表面との段差部にのみシリコン窒化膜２７を残す。
次に、図３５に示すように、シリコン窒化膜３、２７を
マスクとして、シリコン酸化膜２６をエッチングする。
その後、砒素イオンの注入により、ｎ- ソース・ドレイ
ン領域１２を形成する。次に、図３６に示すように、Ｃ
ＶＤ法または熱酸化法により、シリコン酸化膜を１００
０Å形成しエッチバックを施し側壁絶縁膜１５を形成す
る。次に、砒素のイオン注入により、ｎ+ ソース・ドレ
イン領域１６を形成する。その後、図３７に示すよう
に、ＣＶＤ法によりポリシリコン膜を形成し研磨または
エッチバック法によりソース・ドレイン電極１８を形成
する。なお、ポリシリコン膜以外に、金属シリサイドと
してＴｉＳｉ2 、ＷＳｉ2 、ＭｏＳｉ2 、ＣｏＳｉ2 、
ＮｉＳｉ2 や、金属としてＡｌ、Ｃｕ合金や金属窒化膜
としてＴｉＮを形成してもよい。次に、図３８に示すよ
うに、ＣＶＤ法によりシリコン酸化膜１９を形成する。
研磨法またはエッチバック法により平坦化し、ソース・
ドレイン電極１８上にのみシリコン酸化膜１９を残す。
次に、熱リン酸やドライエッチングにより、シリコン窒
化膜３、２７を除去する。以下、実施の形態２で説明し
たのと同様の方法により各電極に接続する配線を形成す
る。
【００６４】実施の形態２の場合、ゲート電極１１を形
成する際薄いゲート絶縁膜７をストッパとしてエッチン
グする必要がある。このため、ゲート絶縁膜７の薄膜化
に伴い、ゲート電極１１のエッチングの選択比の向上が
必要になるが、この実施の形態における製造方法におい
ては、そのような必要がなく、ゲート絶縁膜の薄膜化が
容易となる。
【００６５】（実施の形態７）実施の形態１で説明した
半導体装置の製造方法のもう１つの製造方法を図を用い
て説明する。まず、図３９に示すように、半導体基板１
上にＣＶＤ法により、シリコン酸化膜２を１００００Å
形成する。次に、第１の開口部４を形成し、イオン注入
法によりチャネルストップ層５および不純物注入層６を
形成する。次に、ＣＶＤ法によりシリコン窒化膜２９を
形成する。そして、研磨法またはエッチバック法により
平坦化し、第１の開口部４にのみシリコン窒化膜２９を
残す。次に、図４０に示すように、写真製版およびエッ
チング法により、シリコン窒化膜２９の所定の領域を残
して除去し、第２の開口部１３と第３の開口部１４とを
形成する。その後、イオン注入法により、ｎ- ソース・
ドレイン領域１２を形成する。次に、図４１に示すよう
に、ＣＶＤ法によりシリコン酸化膜を１０００Å形成
し、異方性エッチングにより側壁絶縁膜１５を形成す
る。その後、イオン注入法により、ｎ+ ソース・ドレイ
ン領域１６を形成する。次に、図４２に示すように、Ｃ
ＶＤ法によりポリシリコン膜を形成する。そして、エッ
チング法でポリシリコン膜を埋め込み、ソース・ドレイ
ン電極１８を形成する。ソース・ドレイン電極１８の上
面の位置は、シリコン酸化膜２の表面よりも低い。次
に、図４３に示すように、ＣＶＤ法によりシリコン酸化
膜１９を形成し、研磨法またはエッチバック法により平
坦化する。その後、図４４に示すように、ドライエッチ
ングまたはリン酸などにより、シリコン窒化膜２９を選
択的に除去する。次に、図４５に示すように、熱酸化法
またはＣＶＤ法によりシリコン酸化膜からなるゲート絶
縁膜７を形成する。さらに、ポリシリコン膜をＣＶＤ法
により形成し、研磨法またはエッチバック法により平坦
化し、ゲート電極１１を形成する。
【００６６】なお、この工程で、図４６に示すように、
少なくともゲート電極１１を形成する前にイオン注入法
などにより、ゲート電極１１の直下のチャネル領域にの
み自己整合的に不純物注入拡散層３０を形成してもよ
い。この不純物注入拡散層３０はトランジスタのしきい
値を決定し、あるいは、ソース領域の空乏層とドレイン
領域の空乏層とがつながり、ソース・ドレイン間に電流
が流れるパンチスルーを防止する作用をもつ。この場合
の不純物注入拡散層３０は、ゲート電極１１の下にのみ
形成され、ソース・ドレイン領域１２、１６の下に形成
されないため、ソース・ドレイン領域１２、１６の接合
容量の増加が抑制され、また接合耐圧の低下も防止する
ことができる。さらに、この不純物を注入後、活性化の
ための熱処理を行なうが、ソース・ドレイン領域１２、
１６に注入された不純物の活性化のための熱処理を同時
に兼ねることもできる。また、チャネル領域の注入前
に、予めソース・ドレイン領域１２、１６に注入された
不純物の活性化のための熱処理を行なってもよい。この
後、実施の形態２と同様にして配線層を形成する。
【００６７】この実施の形態においては、上述したよう
に不純物注入拡散層３０を形成することができる。この
ため、図４６の工程で述べたような利点があり、デバイ
スの高速化や消費電力の省力化を図ることができる。な
お、実施の形態６に関して、図３２の工程の後にイオン
注入を施し、ゲート電極１１の下に不純物注入拡散層３
０を形成しても同様の効果が得られる。本実施の形態と
実施の形態６との違いは、ソース・ドレイン電極１８の
形成後に、ゲート絶縁膜７とゲート電極１１とを形成す
ることである。つまり、ゲート絶縁膜７形成後は、実質
的にゲート電極１１の形成工程だけである。したがっ
て、実施の形態６において説明したように、図３５にお
けるシリコン酸化膜２６のエッチングや図３６における
側壁絶縁膜１５の形成のときのエッチング、そして、ソ
ース・ドレイン領域１２、１６を形成する際のイオン注
入工程のダメージにより、ゲート絶縁膜７の信頼性を劣
化させることがないという利点がある。
【００６８】また、ゲート電極として金属膜や金属窒化
膜を用いることができる。ゲート電極形成前にソース・
ドレインの活性化の熱処理を行なっているため、ゲート
電極形成後に高温熱処理を必要としない。したがって、
熱により酸化されやすい金属膜や金属窒化膜をゲート電
極に用いても酸化されることはないという利点もある。
【００６９】（実施の形態８）実施の形態１に示す半導
体装置の製造方法の他のもう１つの製造方法を図を用い
て説明する。実施の形態６において、図３２に示す工程
の後、図４７に示すように、ＣＶＤ法によりポリシリコ
ン膜８を形成し、研磨法やエッチバック法により平坦化
する。次に、図４８に示すように、スパッタ法やＣＶＤ
法により、金属膜３１を形成する。なお、この金属膜と
しては、Ｔｉ、Ｃｏ、Ｎｉ、Ｔａなどの金属膜を適用す
ることができる。次に、図４９に示すように、温度５０
０〜７００℃、窒素、Ａｒなどの不活性ガス雰囲気また
は真空中、時間１分の条件にてランプアニールを行な
い、金属膜３１とポリシリコン膜８とを反応させ、金属
シリサイド膜３２を形成する。次に、Ｈ2 ＳＯ4 、Ｈ2
Ｏ2 、ＨＣｌなどの薬品でシリコン酸化膜２６やシリコ
ン窒化膜３上の未反応の金属膜を除去する。金属シリサ
イド膜３２は、ゲート電極１１の表面に自己整合的に形
成することができる。たとえば、金属膜がＣｏの場合、
まず、４００〜５００℃、１分の条件にてＣｏＳｉ、Ｃ
ｏ2 Ｓｉを形成し、薬品で未反応のＣｏを除去する。さ
らに、８００℃、１分の条件で熱処理し、さらに抵抗の
低いＣｏＳｉ2 を形成する。
【００７０】次に、図５０に示すように、たとえばＣＨ
Ｆ3 ガスを用いたドライエッチングにより、シリコン酸
化膜２６を除去する。その後、イオン注入法により、ｎ
- ソース・ドレイン領域１２を形成する。次に、図５１
に示すように、ＣＶＤ法によりシリコン酸化膜を形成
し、異方性エッチングにより側壁絶縁膜１５を形成す
る。その後、イオン注入法により、ｎ+ ソース・ドレイ
ン領域１６を形成する。次に、図５２に示すように、ポ
リシリコン膜を形成し、エッチバック法によりソース・
ドレイン電極１８を形成する。このとき、ポリシリコン
膜はＢＣｌ3 、Ｃｌ 2 によりエッチングする。ゲート電
極１１は塩素によりエッチングされないＣｏＳｉ2 によ
り保護されているため、その形状は変化しない。なお、
ポリシリコン膜のほかにＴｉＳｉ2 やＴｉＮを用いても
同様に塩素により除去することができる。次に、図５３
に示すように、ＣＶＤ法によりシリコン酸化膜１９を形
成し、研磨法やエッチング法により平坦化する。以後、
実施の形態２と同様にして第１の配線２０を形成する。
第１の配線２０として、ＴｉＳｉ2 、ＴｉＮ、ＡｌやＡ
ｌ合金などを主な材料とする導電性膜で形成し、塩素に
よりドライエッチングすると、ゲート電極１１がエッチ
ングされることはない。実施の形態６の場合、ゲート電
極上に形成したシリコン窒化膜２７を除去するため、シ
リコン窒化膜２７の膜厚だけ素子分離絶縁膜としてのシ
リコン酸化膜２を厚く形成する必要がある。したがっ
て、図３２に示す工程のゲート電極を形成するための第
２の開口部１３のエッチング、および図３５に示す工程
のシリコン酸化膜２６のエッチングの際のアスペクト比
が小さくてすむという利点がある。
【００７１】（実施の形態９）ソース・ドレイン電極と
してのポリシリコン膜を延長し、ソース・ドレイン電極
へとつながる配線として利用することができる。この場
合、この配線は半導体基板上に直接形成され、また半導
体基板表面にはｐ／ｎ接合が形成されているため、その
接合容量により配線の寄生容量が増大するといった問題
が発生する。次に、この問題を解決する半導体装置の製
造方法について、図を用いて説明する。
【００７２】まず、図５４に示すように、半導体基板１
上にシリコン酸化膜２を１００００Å形成する。次に、
図５５に示すように、第１の開口部４を形成し、イオン
注入法によりチャネルストップ層５および不純物注入層
６を形成する。次に、図５６に示すように、熱酸化法や
ＣＶＤ法によりシリコン酸化膜５０Åからなるゲート絶
縁膜７を形成する。次に、ポリシリコン膜をＣＶＤ法に
より形成した後、写真製版およびエッチングによりゲー
ト電極１１を形成する。その後、イオン注入法により、
ｎ- ソース・ドレイン領域１２を形成する。次に、図５
７に示すように、シリコン酸化膜を１０００Å形成し、
異方性エッチングを施して、側壁絶縁膜１５を形成す
る。その後、イオン注入法により、ｎ+ ソース・ドレイ
ン領域１６を形成する。その後、写真製版およびエッチ
ングにより、素子分離絶縁膜であるシリコン酸化膜２の
一部に、たとえば深さ６０００Åの溝３３を形成する。
図５８は、この工程における平面図を示す。その後、図
５９に示すように、ＣＶＤ法により、ＴｉＮ膜５００Å
およびＷ膜６０００Åの積層からなる導電性膜３４を形
成する。その後、エッチバック法または研磨法により平
坦化し、溝３３およびゲート電極１１以外の第１の開口
部４を埋め込む。次に、図６０に示すように、さらに選
択的に導電性膜３４を３０００Åエッチングし、膜厚を
減少させる。このとき、たとえばＨ2 Ｏ2 を用いれば、
導電性膜３４のみをエッチングすることができる。図６
１はこの工程における平面図を示す。溝内に形成された
導電性膜は、ソース・ドレイン電極へとつながる配線３
５を形成する。溝の下にはシリコン酸化膜２が４０００
Å存在しているため、溝内に形成された配線３５の接合
容量による寄生容量の増加は低減することができる。次
に、図６２に示すように、ＣＶＤ法によりシリコン酸化
膜１９を３０００Å形成し、エッチバック法または研磨
法により平坦化する。次に、図６３または図６４に示す
ように、アルミ合金などからなる第１の配線２０を形成
する。
【００７３】本実施の形態の場合、溝内に形成した導電
性膜はソース・ドレイン電極１８につながる配線３５を
構成し、この配線３５は基板に形成したｐ／ｎ接合との
間にシリコン酸化膜２が存在するため、半導体基板との
間で形成される寄生容量は、シリコン酸化膜２が間に存
在しない場合に比べ減少する。
【００７４】また、ソース・ドレイン電極１８に接続さ
れる２本の配線３５とゲート電極１１に接続される第１
の配線２０とが、電極近傍において同一平面上で交差す
るようなことはなく電気的に絶縁され、また、段差を生
じないのは言うまでもない。
【００７５】（実施の形態１０）以上の実施の形態にお
いて説明した半導体装置の製造方法では、素子分離絶縁
膜としてのシリコン酸化膜とシリコン窒化膜とを先に形
成し、その後、トランジスタを形成するための開口部を
形成していた。この開口部を形成するときのシリコン酸
化膜あるいはシリコン窒化膜のドライエッチング工程の
オーバーエッチングにより、トランジスタを形成する半
導体表面に炭素やフッ素などが混入し、トランジスタの
信頼性の劣化をもたらすといった問題が生じることがあ
る。そこで、実施の形態１０として、素子分離絶縁膜と
してのシリコン酸化膜あるいはシリコン窒化膜の形成と
トランジスタ形成領域の形成の順序を入れ替えて、この
問題を回避できる製造方法について図を用いて説明す
る。
【００７６】まず図６５に示すように、半導体基板１上
にゲート絶縁膜７としてシリコン酸化膜１００Åを熱酸
化法またはＣＶＤ法により形成する。次に、ＣＶＤ法に
よりポリシリコン膜８を４０００Å形成する。その後、
ＣＶＤ法により、シリコン窒化膜３６を１０００Å形成
する。次に、図６６に示すように、写真製版およびエッ
チング法によりトランジスタ形成領域を残し、シリコン
窒化膜３６およびポリシリコン膜８を除去する。イオン
注入法によりチャネルストップ層５を形成する。次に、
図６７に示すように、ＣＶＤ法により、シリコン酸化膜
２を形成する。研磨法やエッチバック法により平坦化
し、シリコン窒化膜３６上のシリコン酸化膜２を除去す
る。次に、図６８に示すように、写真製版およびエッチ
ング法により、トランジスタ形成領域に残るシリコン窒
化膜３６とポリシリコン膜８とをエッチングし、ゲート
電極１１を形成する。次に、イオン注入法により、ｎ-
ソース・ドレイン領域１２を形成する。次に、図６９に
示すように、図１０において説明した方法と同様の方法
により側壁絶縁膜１５およびｎ+ ソース・ドレイン領域
１６を形成する。次に、図７０に示すように、図１２に
おいて説明した方法と同様の方法により、ソース・ドレ
イン電極１８を形成する。次に、図７１に示すように、
ゲート電極１１上のシリコン窒化膜を除去する。ＣＶＤ
法によりシリコン酸化膜１９を形成する。その後、研磨
法やエッチバック法によりゲート電極１１の表面と同じ
高さになるようにシリコン酸化膜１９をエッチングす
る。以下、実施の形態２において説明した方法と同様の
方法で配線を形成する。
【００７７】（実施の形態１１）以上の実施の形態にお
いては、ゲート電極１１上で第１の配線２０をエッチン
グしていた。ゲート電極１１の材料がシリコンやチタン
シリサイドの場合、その上でＡｌ合金をエッチングする
ためのドライエッチングガスとして、Ｃｌ2 、ＢＣｌ3
あるいはＳｉＣｌ4 の塩素を含むガスを用いてエッチン
グする。この際、塩素によりシリコンやチタンシリサイ
ドもエッチングされるため、オーバーエッチングにより
ゲート電極１１がエッチングされてしまうことがある。
これは、配線材料がエッチングされゲート電極１１が露
出すると、ゲート電極１１の領域の面積が配線の面積に
比べ数倍小さいため、ローディング効果により配線のエ
ッチング速度に比べて、ゲート電極のエッチング速度が
速くなることによる。
【００７８】そこで、実施の形態１１として、この問題
を解決する半導体装置の製造方法について図を用いて説
明する。
【００７９】図３８に示したように、ゲート電極１１の
表面が露出しかつソース・ドレイン電極１８が絶縁膜で
覆われているトランジスタ上に、図７２に示すように、
シリコン酸化膜３７を２０００ÅＣＶＤ法により形成す
る。なお、シリコン酸化膜１９を形成する前の工程にお
いて、シリコン酸化膜３７を形成し、その後研磨法など
で平坦化してもよい。ところで、ＬＳＩの微細化が進む
に従い、ソース・ドレイン領域の幅が狭く、たとえば
０．５μｍ以下になると、この領域の幅の半分の膜厚の
シリコン酸化膜３７により埋め込まれ、そのため、膜形
成を行なっただけで平坦化が可能となり研磨などによる
平坦化の工程は不要となる。これは、段差の急峻な素子
分離絶縁膜を形成している本発明の利点でもある。
【００８０】次に、図７３に示すように、写真製版およ
びエッチングにより、シリコン酸化膜３７に溝３３を形
成する。この溝３３の深さは、シリコン酸化膜３７の膜
厚と同じとする。図７４はこの工程における平面図を示
す。次に、図７５に示すように、ＣＶＤ法やスパッタ法
によりアルミ合金などの金属膜を形成する。なおアルミ
合金以外にＴｉＳｉ2 などの金属シリサイド膜を形成し
てもよい。その後、研磨法やエッチバック法により溝３
３にのみ金属膜を埋め込み、第１の配線２０を形成す
る。
【００８１】この方法によれば、ゲート電極１１をエッ
チングすることなく、第１の配線２０を形成することが
できる。また、溝３３をエッチングする場合、エッチン
グ領域が減少することによりエッチング速度が急に増大
することはない。また、図１３に示したように、シリコ
ン酸化膜とシリコン窒化膜とが最表面に存在する場合に
は、両者のエッチング速度がほぼ一致する条件でエッチ
ングすればローディング効果を防止することができる。
たとえば、エッチングガスとしてＣＨＦ3 、ＣＦ4 、Ｈ
2 の混合ガスを用い、これらのガスの混合比を変えるこ
とにより、シリコン酸化膜とシリコン窒化膜とのエッチ
ング速度を調整することができ、両者のエッチング速度
を等しくすることができる。また、図７３または図７４
において、側壁絶縁膜１５およびシリコン酸化膜１９を
シリコン窒化膜として形成し、ドライエッチングの条件
を最適化し、選択的にシリコン酸化膜３７をエッチング
すれば、オーバーエッチングによる側壁絶縁膜１５およ
びシリコン窒化膜のエッチングをさらに効果的に防止す
ることができる。このため、第１の配線２０とソース・
ドレイン電極１８との不必要な短絡不良を防止すること
ができる。
【００８２】（実施の形態１２）以上の実施の形態にお
ける半導体装置の構造として、ゲート電極の上面の位置
かソース・ドレイン電極の上面よりも高い位置にある場
合について説明してきた。本発明の半導体装置はこれに
限らず、図７６に示すように、ソース・ドレイン電極１
８の上面の位置がゲート電極１１の上面よりも高い位置
にあってもよい。このように構成しても、実施の形態１
において説明した効果と同様の効果を得ることができ
る。
【００８３】（実施の形態１３）次に、実施の形態１３
として、実施の形態１２に示した半導体装置の製造方法
の一例について図を用いて説明する。まず、実施の形態
６において説明したように、図３１に示す工程の後、図
７７に示すように、ゲート電極および配線のパターンを
有するフォトレジストマスク１０を形成する。次に、図
７８に示すように、フォトレジストマスク１０をマスク
として、異方性エッチングを施し、溝３３および第２の
開口部１３を形成する。図７８において、Ａ−Ａにおけ
る断面を示したものが図７９である。そして、Ｂ−Ｂに
おける断面を示したものが図８０である。
【００８４】図７８〜図８０において、シリコン酸化膜
２は４０００Å、シリコン窒化膜３は１５００Å、シリ
コン酸化膜２６は５５００Åとする。シリコン窒化膜と
シリコン酸化膜とのエッチング速度比が１：３となる条
件にてエッチングを施す。シリコン酸化膜を６０００Å
エッチングした段階で、第１の開口部４に埋め込まれた
５５００Åのシリコン酸化膜２６のうち、フォトレジス
トマスク１０の被覆されていない領域は、完全に除去さ
れて第２の開口部１３が形成される。シリコン酸化膜２
とシリコン酸化膜３との積層膜のうち、フォトレジスト
マスク１０によって被覆されていない領域は、シリコン
窒化膜３が１５００Åと、シリコン酸化膜２のうちの上
方から１５００Åのシリコン酸化膜とがエッチングされ
る。
【００８５】なお、エッチングガスはたとえば、ＣＦ4
とＨ2 またはＣＨＦ3 との混合ガスが用いられる。この
混合比を調整することにより、シリコン酸化膜とシリコ
ン窒化膜とのエッチングの選択比を調整することができ
る。
【００８６】次に、図８１に示すように、図３３、図３
４に示した方法と同様の方法により、ゲート電極１１と
シリコン窒化膜２７とを形成する。この工程において、
図７８に示すＢ−Ｂにおける断面を示したものが図８２
である。図８２に示すように、溝に埋め込まれた導電性
膜３４は、ゲート電極１１と同時に形成される。次に、
図７６に示すように、図３５〜図３７に示した方法と同
様の方法により、ソース・ドレイン電極１８を形成す
る。ただし、この場合、図３７の工程とは異なり、ソー
ス・ドレイン電極１８の表面は、シリコン窒化膜３の表
面と略同一面に位置するようにする。つまり、ポリシリ
コン膜を形成した後、エッチバック法または研磨法によ
り平坦化し、シリコン窒化膜３上のポリシリコン膜を除
去し、その後のエッチングによるポリシリコン膜の膜厚
を減らす処理は行なわない。次に、図８３に示すように
第１の配線２０を形成する。
【００８７】この場合、第１の配線２０はゲート電極で
はなく、ソース・ドレイン電極１８に接続されている。
ゲート電極に接続される配線としての導電性膜３４は、
たとえば、ワード線を構成し、第１の配線２０はビット
線を構成する。ゲート電極と第１の配線２０とが接する
場合と異なり、ソースまたはドレイン電極の一方と接す
る配線は、他方の電極と接しないようなパターン配置に
する必要がある。このようにして、段差を軽減した半導
体装置を形成することができる。
【００８８】なお、実施の形態６で説明した製造方法を
部分的に適用して形成する方法について説明したが、実
施の形態２，７または１０において説明した製造方法を
部分的にいずれを用いても、この構造を容易に形成する
ことができる。
【００８９】（実施の形態１４）ゲート電極および２つ
のソース・ドレイン電極の上面がそれぞれ異なる位置に
あってもよい。すなわち、図８４に示すように、２つの
ソース・ドレイン電極１８のうち、一方の電極の上面の
位置が他方の電極の上面よりも高く、ゲート電極１１の
上面の位置が２つのソース・ドレイン電極のそれぞれの
上面の位置の間にある。
【００９０】このように構成しても、実施の形態１にお
いて説明した効果と同様の効果を得ることができる。
【００９１】（実施の形態１５）次に、実施の形態１４
に示した半導体装置の製造方法の一例について図を用い
て説明する。図７６に示す工程の後、図８５に示すよう
に、フォトレジストマスク３８を形成する。フォトレジ
ストマスク３８は、ソース・ドレイン電極１８のどちら
か一方の上に開口部４０を形成する。次に、図８６に示
すように、フォトレジストマスク３８をマスクとして異
方性エッチングを施し、ソース・ドレイン電極１８の膜
厚を２０００Å減じる。図８６は、この工程において、
図８５に示すＡ−Ａにおける断面を示す。次に、図８７
に示すように、シリコン酸化膜を３００Å形成し、エッ
チバック法または研磨法により、膜厚を減じたソース・
ドレイン電極１８の上にのみシリコン酸化膜３９を残
す。次に、第１の配線２０を形成する。図８８はこの工
程における平面図を示す。
【００９２】実施の形態１２または１３においては、ソ
ース・ドレイン電極の一方の電極と接する配線は、他方
の電極と接しないようなパターン配置にする必要がある
が、図８８に示すように、この構造においては、他方の
電極上にはシリコン酸化膜３９が形成されているので、
水平方向の集積度を向上することができる。
【００９３】また、図７６に示す工程から製造方法を説
明したが、この工程に至るまで、実施の形態２，６，７
または１０において説明した製造方法を部分的にいずれ
を用いても容易に形成することができる。
【００９４】なお、今回開示された実施の形態はすべて
の点の例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置を示
す平面図である。
【図３】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。
【図４】 本発明の実施の形態２において、図３に示す
工程の後に行なわれる工程を示す断面図である。
【図５】 本発明の実施の形態２において、図４に示す
工程の後に行なわれる工程を示す断面図である。
【図６】 本発明の実施の形態２において、図５に示す
工程の後に行なわれる工程を示す断面図である。
【図７】 本発明の実施の形態２において、図６に示す
工程の後に行なわれる工程を示す断面図である。
【図８】 本発明の実施の形態２において、図７に示す
工程の後に行なわれる工程を示す平面図である。
【図９】 本発明の実施の形態２において、図８に示す
工程の後に行なわれる工程を示す断面図である。
【図１０】 本発明の実施の形態２において、図９に示
す工程の後に行なわれる工程を示す断面図である。
【図１１】 本発明の実施の形態２において、図１０に
示す工程の後に行なわれる工程を示す断面図である。
【図１２】 本発明の実施の形態２において、図１１に
示す工程の後に行なわれる工程を示す断面図である。
【図１３】 本発明の実施の形態２において、図１２に
示す工程の後に行なわれる工程を示す断面図である。
【図１４】 本発明の実施の形態２において、図１３に
示す工程における平面図である。
【図１５】 本発明の実施の形態２において、図１３に
示す工程の後に行なわれる工程を示す断面図である。
【図１６】 本発明の実施の形態２において、図１５に
示す工程の後に行なわれる工程を示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す平面図である。
【図１８】 本発明の実施の形態３において、図１７に
示す工程の後に行なわれる工程を示す平面図である。
【図１９】 本発明の実施の形態３において、図１８に
示す工程の後に行なわれる工程を示す平面図である。
【図２０】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２１】 本発明の実施の形態４において、図２０に
示す工程の後に行なわれる工程を示す断面図である。
【図２２】 本発明の実施の形態４において、図２１に
示す工程の後に行なわれる工程を示す断面図である。
【図２３】 本発明の実施の形態４において、図２２に
示す工程の後に行なわれる工程を示す断面図である。
【図２４】 本発明の実施の形態４において、図２３に
示す工程における平面図である。
【図２５】 本発明の実施の形態４において、図２３に
示す工程の後に行なわれる工程を示す断面図である。
【図２６】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２７】 本発明の実施の形態５において、図２６に
示す工程の後に行なわれる工程を示す断面図である。
【図２８】 本発明の実施の形態５において、図２７に
示す工程の後に行なわれる工程を示す断面図である。
【図２９】 本発明の実施の形態５において、図２８に
示す工程における平面図である。
【図３０】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す断面図である。
【図３１】 本発明の実施の形態６において、図３０に
示す工程の後に行なわれる工程を示す断面図である。
【図３２】 本発明の実施の形態６において、図３１に
示す工程の後に行なわれる工程を示す断面図である。
【図３３】 本発明の実施の形態６において、図３２に
示す工程の後に行なわれる工程を示す断面図である。
【図３４】 本発明の実施の形態６において、図３３に
示す工程の後に行なわれる工程を示す断面図である。
【図３５】 本発明の実施の形態６において、図３４に
示す工程の後に行なわれる工程を示す断面図である。
【図３６】 本発明の実施の形態６において、図３５に
示す工程の後に行なわれる工程を示す断面図である。
【図３７】 本発明の実施の形態６において、図３６に
示す工程の後に行なわれる工程を示す断面図である。
【図３８】 本発明の実施の形態６において、図３７に
示す工程の後に行なわれる工程を示す断面図である。
【図３９】 本発明の実施の形態７に係る半導体装置の
製造方法の一工程を示す断面図である。
【図４０】 本発明の実施の形態７において、図３９に
示す工程の後に行なわれる工程を示す断面図である。
【図４１】 本発明の実施の形態７において、図４０に
示す工程の後に行なわれる工程を示す断面図である。
【図４２】 本発明の実施の形態７において、図４１に
示す工程の後に行なわれる工程を示す断面図である。
【図４３】 本発明の実施の形態７において、図４２に
示す工程の後に行なわれる工程を示す断面図である。
【図４４】 本発明の実施の形態７において、図４３に
示す工程の後に行なわれる工程を示す断面図である。
【図４５】 本発明の実施の形態７において、図４４に
示す工程の後に行なわれる工程を示す断面図である。
【図４６】 本発明の実施の形態７において、図４４に
示す工程の後に行なわれる工程を示す断面図である。
【図４７】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す断面図である。
【図４８】 本発明の実施の形態８において、図４７に
示す工程の後に行なわれる工程を示す断面図である。
【図４９】 本発明の実施の形態８において、図４８に
示す工程の後に行なわれる工程を示す断面図である。
【図５０】 本発明の実施の形態８において、図４９に
示す工程の後に行なわれる工程を示す断面図である。
【図５１】 本発明の実施の形態８において、図５０に
示す工程の後に行なわれる工程を示す断面図である。
【図５２】 本発明の実施の形態８において、図５１に
示す工程の後に行なわれる工程を示す断面図である。
【図５３】 本発明の実施の形態８において、図５２に
示す工程の後に行なわれる工程を示す断面図である。
【図５４】 本発明の実施の形態９に係る半導体装置の
製造方法の一工程を示す断面図である。
【図５５】 本発明の実施の形態９において、図５４に
示す工程の後に行なわれる工程を示す断面図である。
【図５６】 本発明の実施の形態９において、図５５に
示す工程の後に行なわれる工程を示す断面図である。
【図５７】 本発明の実施の形態９において、図５６に
示す工程の後に行なわれる工程を示す断面図である。
【図５８】 本発明の実施の形態９において、図５７に
示す工程の平面図である。
【図５９】 本発明の実施の形態９において、図５７に
示す工程の後に行なわれる工程を示す断面図である。
【図６０】 本発明の実施の形態９において、図５９に
示す工程の後に行なわれる工程を示す断面図である。
【図６１】 本発明の実施の形態９において、図６０に
示す工程の平面図である。
【図６２】 本発明の実施の形態９において、図６０に
示す工程の後に行なわれる工程を示す断面図である。
【図６３】 本発明の実施の形態９において、図６２に
示す工程の後に行なわれる工程を示す断面図である。
【図６４】 本発明の実施の形態９において、図６３に
示す工程の平面図である。
【図６５】 本発明の実施の形態１０に係る半導体装置
の製造方法の一工程を示す断面図である。
【図６６】 本発明の実施の形態１０において、図６５
に示す工程の後に行なわれる工程を示す断面図である。
【図６７】 本発明の実施の形態１０において、図６６
に示す工程の後に行なわれる工程を示す断面図である。
【図６８】 本発明の実施の形態１０において、図６７
に示す工程の後に行なわれる工程を示す断面図である。
【図６９】 本発明の実施の形態１０において、図６８
に示す工程の後に行なわれる工程を示す断面図である。
【図７０】 本発明の実施の形態１０において、図６９
に示す工程の後に行なわれる工程を示す断面図である。
【図７１】 本発明の実施の形態１０において、図７０
に示す工程の後に行なわれる工程を示す断面図である。
【図７２】 本発明の実施の形態１１に係る半導体装置
の製造方法の一工程を示す断面図である。
【図７３】 本発明の実施の形態１１において、図７２
に示す工程の後に行なわれる工程を示す断面図である。
【図７４】 本発明の実施の形態１１において、図７３
に示す工程の平面図である。
【図７５】 本発明の実施の形態１１において、図７３
に示す工程の後に行なわれる工程を示す断面図である。
【図７６】 本発明の実施の形態１２に係る半導体装置
を示す断面図である。
【図７７】 本発明の実施の形態１３に係る半導体装置
の製造方法の一工程を示す断面図である。
【図７８】 本発明の実施の形態１３において、図７７
に示す工程の後に行なわれる工程を示す断面図である。
【図７９】 本発明の実施の形態１３において、図７８
に示すＡ−Ａにおける断面図である。
【図８０】 本発明の実施の形態１３において、図７８
に示すＢ−Ｂにおける断面図である。
【図８１】 本発明の実施の形態１３において、図７９
に示す工程の後に行なわれる工程を示す断面図である。
【図８２】 本発明の実施の形態１３において、図８０
に示す工程の後に行なわれる工程を示す断面図である。
【図８３】 本発明の実施の形態１３において、図８１
または図８２に示す工程の後に行なわれる工程を示す平
面図である。
【図８４】 本発明の実施の形態１４に係る半導体装置
を示す断面図である。
【図８５】 本発明の実施の形態１５に係る半導体装置
の製造方法の一工程を示す平面図である。
【図８６】 本発明の実施の形態１５において、図８５
に示す工程の後に行なわれる工程を示す断面図である。
【図８７】 本発明の実施の形態１５において、図８６
に示す工程の後に行なわれる工程を示す断面図である。
【図８８】 本発明の実施の形態１５において、図８７
に示す工程の後に行なわれる工程を示す平面図である。
【図８９】 従来の半導体装置の一例を示す第１の断面
図である。
【図９０】 従来の半導体装置の一例を示す第２の断面
図である。
【図９１】 従来の半導体装置の一例を示す平面図であ
る。
【図９２】 従来の半導体装置の他の例を示す断面図で
ある。
【図９３】 従来の半導体装置の他の例を示す平面図で
ある。
【図９４】 従来の半導体装置のさらに他の例を示す断
面図である。
【図９５】 従来の半導体装置のさらに他の例を示す平
面図である。
【符号の説明】
１ 半導体基板、２ シリコン酸化膜、３ シリコン窒
化膜、７ ゲート絶縁膜、１１ ゲート電極、１２ ｎ
- ソース・ドレイン領域、１６ ｎ+ ソース・ドレイン
領域、１８ ソース・ドレイン電極、２０ 第１の配
線。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１〜第３の電極と、 前記第１〜第３の電極の少なくとも２つの電極の上面に
    接続された第１および第２の配線層と、 前記第１〜第３の電極を互いに絶縁し、埋めるように形
    成された絶縁膜とを備えた半導体装置であって、 前記第１および第２の配線層のうち、１つの配線層が前
    記第１〜第３の電極近傍にて、他の１つの配線層と交差
    し、 前記第１〜第３の電極のうち、１つの電極の上面の位置
    が他の電極の上面の位置と異なる、半導体装置。
  2. 【請求項２】 前記第１の電極と前記半導体基板との間
    にゲート絶縁膜と、 前記第２および第３の電極下近傍の前記半導体基板に所
    定の導電型の不純物拡散層とを備えた、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記第１の電極と前記半導体基板との間
    にゲート絶縁膜を備えるとともに、 前記第２および第３の電極は所定の導電型の不純物拡散
    層からなる、請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１の電極の上面の位置が前記第２
    および第３の電極の電極の上面の位置より高く、かつ、
    前記第２および第３の電極の上面の位置が略同一平面に
    あり、 前記第１の電極の上面に接続された前記第１の配線層
    が、前記第２または第３の電極の上面に接続された前記
    第２の配線層と交差し、 前記絶縁膜の表面が、前記第１の電極の上面の位置と略
    同一平面にある、請求項２に記載の半導体装置。
  5. 【請求項５】 前記第１の電極の上面の位置が前記第２
    および第３の電極の上面の位置より低く、かつ、前記第
    ２および第３の電極の上面の位置が略同一平面にあり、 前記第１の電極の上面に接続された前記第１の配線層が
    前記第２または第３の電極の上面に接続された前記第２
    の配線層と交差し、 前記絶縁膜の表面が、前記第２および第３の電極の上面
    の位置と略同一平面にある、請求項２に記載の半導体装
    置。
  6. 【請求項６】 前記第１の電極の上面の位置は、前記第
    ２の電極の上面の位置より高く、かつ、前記第３の電極
    の上面の位置より低く、 前記第１の電極の上面に接続された前記第１の配線層が
    前記第２または第３の電極の上面に接続された前記第２
    の配線層と交差し、 前記絶縁膜の表面が、前記第３の電極の上面の位置と略
    同一平面にある、請求項２に記載の半導体装置。
  7. 【請求項７】 前記第１の配線層はワード線を、 前記第２の配線層はビット線を含む、請求項４〜６のい
    ずれか１項に記載の半導体装置。
  8. 【請求項８】 半導体基板上に第１の絶縁膜を形成する
    工程と、 前記第１の絶縁膜に前記半導体基板の表面を露出するよ
    うに第１の開口部を形成する工程と、 前記第１の開口部内に側壁絶縁膜によってそれぞれ絶縁
    された第１〜第３の電極を形成する工程と、 前記第１〜第３の電極うち、いずれか１つの電極の上面
    の位置を他の電極の上面の位置とは異なる位置にする工
    程と、 前記第１〜第３の電極のいずれかの上面に接続される配
    線層を形成する工程とを含む半導体装置の製造方法。
  9. 【請求項９】 前記第１の電極下に、第２の絶縁膜を形
    成する工程と、 前記第２および第３の電極下近傍の前記半導体基板に、
    所定の導電型の不純物拡散層を形成する工程とを含む、
    請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第１の電極の上面の位置を前記第
    ２および第３の電極の上面の位置より高くするととも
    に、前記第２および第３の電極の上面の位置を略同一平
    面にする工程を含む、請求項９に記載の半導体装置の製
    造方法。
  11. 【請求項１１】 前記第１の開口部を形成した後、前記
    半導体基板上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、前記第１の開口部にのみ第１の
    導電性膜を形成する工程と、 前記第１の導電性膜にエッチングを施し、前記半導体基
    板の表面を露出するように第２および第３の開口部と第
    １の電極とを形成する工程と、 前記第１の電極の側壁に側壁絶縁膜を形成する工程と、 前記第２および第３の開口部にのみ第２の導電性膜を形
    成する工程とを含む、請求項１０に記載の半導体装置の
    製造方法。
  12. 【請求項１２】 前記第１の開口部を形成した後、前記
    第１の開口部内にのみ第３の絶縁膜を形成する工程と、 前記第３の絶縁膜の所定の領域に、前記半導体基板の表
    面を露出するように第４の開口部を形成する工程と、 前記半導体基板の露出した表面上に、第２の絶縁膜を形
    成する工程と、 前記第４の開口部内にのみ第１の導電性膜を形成し、第
    １の電極を形成する工程と、 前記第１の電極を形成した後、前記第１の開口部内に残
    された前記第３の絶縁膜を除去し、第２および第３の開
    口部を形成する工程と、 前記第１の電極の側壁に側壁絶縁膜を形成する工程と、 前記第２および第３の開口部にのみ第２の導電性膜を形
    成し、 第２および第３の電極を形成する工程とを含む、請求項
    １０に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１の開口部を形成した後、前記
    第１の開口部にのみ第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上の所定の領域に、前記半導体基板の
    表面を露出するように第２および第３の開口部を形成す
    る工程と、 前記第２および第３の開口部にのみ第１の導電性膜を形
    成し、第２および第３の電極を形成する工程と、 前記第２および第３の電極を形成した後、前記第１の開
    口部内に残された前記第３の絶縁膜を除去し、第４の開
    口部を形成する工程と、 前記第２および第３の電極の側壁に側壁絶縁膜を形成す
    る工程と、 前記第４の開口部にのみ第２の導電性膜を形成し、第１
    の電極を形成する工程と、を含む、請求項１０に記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記第１の電極の上面の位置を前記第
    ２および第３の電極の上面の位置より低くするととも
    に、前記第２および第３の電極の上面の位置を略同一平
    面にする工程を含む、請求項９に記載の半導体装置の製
    造方法。
  15. 【請求項１５】 前記第１の電極の上面の位置を前記第
    ２の電極の上面の位置と前記第３の電極の上面の位置と
    の間になるようにする工程を含む、請求項９に記載の半
    導体装置の製造方法。
  16. 【請求項１６】 半導体基板上に、第１の導電性膜を形
    成する工程と、 前記第１の導電性膜の所定の領域を残して除去し、積層
    構造体を形成する工程と、 前記積層構造体の周囲を埋めるように、前記半導体基板
    上に第４の絶縁膜を形成する工程と、 前記積層構造体の所定の領域を除去し、第２および第３
    の開口部と第１の電極とを形成する工程と、 前記第２および第３の開口部に側壁絶縁膜を備えた第２
    および第３の電極を形成する工程と、 前記第１〜第３の電極のうち、いずれか１つの電極の上
    面の位置を他の電極の上面の位置とは異なる位置にする
    工程と、 前記第１〜第３の電極のいずれかの上面に接続される配
    線層を形成する工程とを含む、半導体装置の製造方法。
  17. 【請求項１７】 前記第１の電極下に、第２の絶縁膜を
    形成する工程と、 前記第２および第３の電極下近傍の前記半導体基板に、
    所定の導電型の不純物拡散層を形成する工程と、を含
    む、請求項１６に記載の半導体装置の製造方法。
JP7314102A 1995-12-01 1995-12-01 半導体装置およびその製造方法 Pending JPH09153610A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP7314102A JPH09153610A (ja) 1995-12-01 1995-12-01 半導体装置およびその製造方法
TW085100110A TW295697B (en) 1995-12-01 1996-01-04 Semiconductor device and process thereof
US08/683,537 US6087727A (en) 1995-12-01 1996-07-15 Misfet semiconductor device having different vertical levels
DE19629774A DE19629774A1 (de) 1995-12-01 1996-07-23 Halbleitereinrichtung und Herstellungsverfahren derselben
KR1019960029678A KR100236248B1 (ko) 1995-12-01 1996-07-23 반도체 장치와 그 제조 방법
US09/541,629 US6281051B1 (en) 1995-12-01 2000-04-03 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7314102A JPH09153610A (ja) 1995-12-01 1995-12-01 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH09153610A true JPH09153610A (ja) 1997-06-10

Family

ID=18049272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7314102A Pending JPH09153610A (ja) 1995-12-01 1995-12-01 半導体装置およびその製造方法

Country Status (5)

Country Link
US (2) US6087727A (ja)
JP (1) JPH09153610A (ja)
KR (1) KR100236248B1 (ja)
DE (1) DE19629774A1 (ja)
TW (1) TW295697B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002543623A (ja) * 1999-05-03 2002-12-17 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部
JP2008153687A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
JP2009158821A (ja) * 2007-12-27 2009-07-16 Sharp Corp 半導体装置及びその製造方法
JP2014160712A (ja) * 2013-02-19 2014-09-04 Toshiba Corp 半導体装置及びその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1099675C (zh) * 1997-09-17 2003-01-22 松下电器产业株式会社 光盘,记录仪器,以及计算机可读记录介质
US6287953B1 (en) * 1998-07-21 2001-09-11 Advanced Micro Devices, Inc. Minimizing transistor size in integrated circuits
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
DE10142690A1 (de) * 2001-08-31 2003-03-27 Infineon Technologies Ag Kontaktierung des Emitterkontakts einer Halbleitervorrichtung
TW506105B (en) * 2001-10-26 2002-10-11 Nanya Technology Corp Method for forming interconnect
KR100887474B1 (ko) 2006-06-13 2009-03-10 인터내셔널 비지네스 머신즈 코포레이션 감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적
FR2949902B1 (fr) * 2009-09-10 2011-10-07 Commissariat Energie Atomique Procede de realisation d'un dispositif a effet de champ ayant des connexions electriques autoalignees par rapport a l'electrode de grille.
JP5422530B2 (ja) * 2010-09-22 2014-02-19 株式会社東芝 半導体記憶装置及びその製造方法
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214532A (ja) * 1987-08-18 1990-01-18 Yokogawa Electric Corp 半導体装置の製造方法
JPH01106469A (ja) * 1987-10-19 1989-04-24 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US5291058A (en) 1989-04-19 1994-03-01 Kabushiki Kaisha Toshiba Semiconductor device silicon via fill formed in multiple dielectric layers
JP2931612B2 (ja) * 1990-01-31 1999-08-09 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH04162774A (ja) * 1990-10-26 1992-06-08 Mitsubishi Electric Corp 半導体装置
JPH0732201B2 (ja) * 1992-02-24 1995-04-10 セイコーエプソン株式会社 半導体装置
JPH05235304A (ja) * 1992-02-25 1993-09-10 Sony Corp Ｔｆｔ負荷型ｓｒａｍ
EP0593865B1 (en) * 1992-09-04 2001-06-06 Mitsubishi Denki Kabushiki Kaisha A semiconductor memory device and a manufacturing method of the same
JP3346810B2 (ja) * 1992-12-24 2002-11-18 シャープ株式会社 半導体装置及びその製造方法
JP3069473B2 (ja) * 1993-08-24 2000-07-24 日新製鋼株式会社 フッ素樹脂フィルムラミネ−ト鋼板
JPH0955499A (ja) * 1995-08-11 1997-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153687A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
JP2002543623A (ja) * 1999-05-03 2002-12-17 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部
JP4988091B2 (ja) * 1999-05-03 2012-08-01 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部
JP2009158821A (ja) * 2007-12-27 2009-07-16 Sharp Corp 半導体装置及びその製造方法
JP2014160712A (ja) * 2013-02-19 2014-09-04 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6087727A (en) 2000-07-11
KR970054486A (ko) 1997-07-31
TW295697B (en) 1997-01-11
US6281051B1 (en) 2001-08-28
DE19629774A1 (de) 1997-06-05
KR100236248B1 (ko) 1999-12-15

Similar Documents

Publication Publication Date Title
US6992358B2 (en) Semiconductor device and method for manufacturing the same
JP3860672B2 (ja) トランジスタの製造方法およびその製造方法によって製造されたトランジスタ
US8492813B2 (en) Semiconductor device and semiconductor device manufacturing method
JP3256048B2 (ja) 半導体装置及びその製造方法
US5309023A (en) Contact structure for interconnection in semiconductor devices and manufacturing method thereof
JPH09153610A (ja) 半導体装置およびその製造方法
KR0139772B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US6124622A (en) MIS transistor with a three-layer device isolation film surrounding the MIS transistor
US20080029825A1 (en) Semiconductor device and method of manufacturing the same
JPH09260655A (ja) 半導体装置の製造方法
JPH07263544A (ja) 半導体装置及びその製造方法
US8043912B2 (en) Manufacturing method of a semiconductor device having polycide wiring layer
US6287911B1 (en) Semiconductor device with silicide layers and fabrication method thereof
JPH11177089A (ja) 半導体装置の製造方法
JPH09293865A (ja) 半導体装置及び半導体製造方法
JPH07254700A (ja) Ｍｉｓ型トランジスタおよびその製造方法
JPH07245293A (ja) 半導体装置及びその製造方法
JP3307612B2 (ja) 半導体装置の製造方法
JPH104190A (ja) 半導体装置及びその製造方法
JP3075351B2 (ja) 半導体装置およびその製造方法
JPH01243460A (ja) 半導体記憶装置の製造方法
JP2596198B2 (ja) Ｍｏｓ型読み出し専用半導体記憶装置
JPH08288407A (ja) 半導体メモリ装置およびその製造方法
JPH08340052A (ja) 半導体メモリ装置およびその製造方法
JPH09172078A (ja) 半導体装置の配線構造及びその形成方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050809

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060110