JPH0214532A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明はＭＯＳ型の半導体装置を製造する方法の改善に
関するものである。

［産業上の利用分野］ 従来、ＭＯＳ型の半導体装置としては、例えば第２図に
示す構成のものがあった。

図で、１はｐ型の基板、２はｎ型のソース領域、３はｎ
型のドレイン領域、４は二酸化シリコン膜５上に形成さ
れたポリシリコンのゲート、６はゲート４の表面に形成
された二酸化シリコン膜、７と８はｐ型のチャネルスト
ッパ、９と１０はチャネルストッパ７と８の上に形成さ
れた二酸化シリコン膜、１１と１２はソース領域２とド
レイン領域３に接続されたアルミニウム電極である。

この半導体装置では、ゲートとソース及びゲートとドレ
イン間の寄生容量を小さくして高速で動作できるように
するために、ポリシリコンのゲートを使用し、このゲー
トをマスクにしてソースとドレインを形成する方法によ
り製造される。

また、この半導体では、トランジスタとトランジスタの
間の電気的絶縁分離を行う厚い酸化膜を面積効率良く形
成するために、製造工程で、窒化シリコン＜８２３Ｎａ
＞膜を利用した選択酸化の方法を用いている。

［発明が解決しようとする問題点］ しかし、ポリシリコンのゲートを使用した半導体装置で
は、微細化するに伴って耐圧が低下するという問題が生
じる。

また、窒化シリコン膜を使用した選択酸化技術も、微細
化するに伴って第２図の９と１０の酸化膜のように、バ
ーズビーク（鳥の口ばし）と呼ばれる選択酸化のときの
酸化膜の横方向への広がりが無視できなくなっている。

これに加えて、窒化シリコン膜を使用した選択酸化のと
きに生じる結晶への歪によって発生する結晶欠陥も歩留
りや信頼性に重大な問題になっている。

このように、高速動作と高集積化を可能にするために、
シリコンゲートをマスクにしてソース領域とドレイン領
域を形成したり、窒化シリコン躾を用いた選択酸化を行
ったりすると、種々の問題が発生してしまう。

本発明はこのような点に鑑みてなされたものであり、シ
リコンゲートをマスクにしてソース領域とドレイン領域
を形成したり、窒化シリコン膜を用いた選択酸化を行っ
たりする技術を使用することなく高速動作と高集積化が
可能な半導体装置を製造できる方法を実現することを目
的とする。

［問題点を解決するための手段］ 本発明は、次の工程を有するＭＯＳ型の半導体装置の製
造方法である。

■基板の表面に厚い酸化膜を形成する工程。

■前記酸化膜を選択的に除去してゲート、ソース及びド
レインの窓を形成する工程。

■前記ゲートの窓内に薄い酸化膜を形成する工程。

■前記ソース及びドレインの窓から基板に不純物を注入
してソース領域とドレイン領域を形成する工程。

■前記ソース、ドレイン及びゲートの窓に電極用の導体
を埋め込む工程。

［実施例］ 以下、図面を用いて本発明を説明する。

第１図は本発明にかかる半導体装置の製造方法の一実施
例の工程図である。この工程図に従って製造手順を説明
する。

まず、（ａ）図に示すように、ｐｌ基板２０に比較的に
高不純吻濃度のチャネル防止用のｐ十領域２１と２２を
形成する。

次に、（ｂ）図に示すように、基板２０上に比較的厚い
酸化！１Ａ２３を形成する。

その後、（Ｃ）図に示すように、酸化膜２３を選択的に
除去してソース、ドレイン及びゲートの窓２４．２５及
び２６を形成する。

ここで、（ｄ）図に示すように、比較的薄い酸化膜２７
を窓２４〜２６内の基板２０の表面に形成する。

次に、（４３＞図に示すように、フォトレジスト２８を
選択的に形成してＶ族の不純物例えばリン（Ｐ）のイオ
ンを注入してｎｇ！の不純物領域２９と３０を形成する
。

さらに、（ｆ）図に示すように、リンの注入領域を深く
ドライブ拡散してｎ型のソース領域３１とドレイン領域
３２を形成する。

次に、（ｅ）図と同様にレジストを選択的に形成しソー
ス領域３１とドレイン領域３２上の酸化Ｗ１２７を除去
した後に、（ａ）図に示すように、アルミニウム層３３
を表面全体に形成する。このとき、窓２４〜２６上のア
ルミニウム層には凹部ができる。

その債、（ｈ）図に示すように、レジスト層３４を表面
がほぼ平坦になるように形成する。これは一般によく知
られているように、レジストの粘度、塗布条件を工夫し
て充分に達成できる。

ここで、（ｉ）図に示すように、アルミニウム層３３の
凹部にレジスト層が残るようにレジスト層３４をエツチ
ングする。これは高精度のドライエツチングにより可能
である。

次に、（ｊ）図に示すように、残ったレジスト層３４を
マスクにしてアルミニウム１１３３のエツチングを選択
的に行ってゲート、ソース及びドレインの電極部にアル
ミニウム層を残す。

恐慢に、残ったレジスト層３４を除去した後、（ｋ）図
に示すようにアルミニウム配線３５を選択的に形成して
完成する。

なお、実施例では半導体装置はｎチャネル型のＭＯＳ　
　ＦＥＴであるが、これに限らず半導体装置はｐチャネ
ル型のＭＯＳ　　ＦＥＴであってもよい。

［効果］ 本発明によれば次のような効果が得られる。

■シリコンゲートをマスクにしてソース領域とドレイン
領域を形成したり、窒化シリコン膜を用いて選択酸化す
る技術を使用しないため、これらの技術の弊害を受ける
ことなく、高速動作と１！４集積化が可能な半導体装置
を製造できる。

０７回のバターニングでソース、ドレイン及びゲートの
窓が決まるため、その位置精度が従来のシリコンゲート
を用いた半導体装置に比べて良好になる。

■ソース、ドレイン及びゲートの各電極を誘電体の酸化
膜に形成した窓に埋め込むため、コンタクト間隔を微狽
にできるとともに、電極自体も微細にできる。

【図面の簡単な説明】

第１図番よ本発明にかかる半導体装置の製造方法の一実
施例の工程図、第２図は従来の方法で製造された半導体
装置の構成図である。 ２０・・・基板、２３・・・厚い酸化膜、２４〜２６・
・・窓、２７・・・薄い酸化膜、３１・・・ソース領域
、３２・・・ドレイン領域、３３・・・アルミニウム層
。 帛１図 第１図 第１図 第１図

Claims (1)

1. 【特許請求の範囲】 次の工程を有するＭＯＳ型の半導体装置の製造方法。 （１）基板の表面に厚い酸化膜を形成する工程。 （２）前記酸化膜を選択的に除去してゲート、ソース及
   びドレインの窓を形成する工程。 （３）前記ゲートの窓内に薄い酸化膜を形成する工程（
   ４）前記ソース及びドレインの窓から基板に不純物を注
   入してソース領域とドレイン領域を形成する工程。 （５）前記ソース、ドレイン及びゲートの窓に電極用の
   導体を埋め込む工程。