JPH0214532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0214532A JPH0214532A JP20448787A JP20448787A JPH0214532A JP H0214532 A JPH0214532 A JP H0214532A JP 20448787 A JP20448787 A JP 20448787A JP 20448787 A JP20448787 A JP 20448787A JP H0214532 A JPH0214532 A JP H0214532A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野1
本発明はMOS型の半導体装置を製造する方法の改善に
関するものである。
関するものである。
[産業上の利用分野]
従来、MOS型の半導体装置としては、例えば第2図に
示す構成のものがあった。
示す構成のものがあった。
図で、1はp型の基板、2はn型のソース領域、3はn
型のドレイン領域、4は二酸化シリコン膜5上に形成さ
れたポリシリコンのゲート、6はゲート4の表面に形成
された二酸化シリコン膜、7と8はp型のチャネルスト
ッパ、9と10はチャネルストッパ7と8の上に形成さ
れた二酸化シリコン膜、11と12はソース領域2とド
レイン領域3に接続されたアルミニウム電極である。
型のドレイン領域、4は二酸化シリコン膜5上に形成さ
れたポリシリコンのゲート、6はゲート4の表面に形成
された二酸化シリコン膜、7と8はp型のチャネルスト
ッパ、9と10はチャネルストッパ7と8の上に形成さ
れた二酸化シリコン膜、11と12はソース領域2とド
レイン領域3に接続されたアルミニウム電極である。
この半導体装置では、ゲートとソース及びゲートとドレ
イン間の寄生容量を小さくして高速で動作できるように
するために、ポリシリコンのゲートを使用し、このゲー
トをマスクにしてソースとドレインを形成する方法によ
り製造される。
イン間の寄生容量を小さくして高速で動作できるように
するために、ポリシリコンのゲートを使用し、このゲー
トをマスクにしてソースとドレインを形成する方法によ
り製造される。
また、この半導体では、トランジスタとトランジスタの
間の電気的絶縁分離を行う厚い酸化膜を面積効率良く形
成するために、製造工程で、窒化シリコン<823Na
>膜を利用した選択酸化の方法を用いている。
間の電気的絶縁分離を行う厚い酸化膜を面積効率良く形
成するために、製造工程で、窒化シリコン<823Na
>膜を利用した選択酸化の方法を用いている。
[発明が解決しようとする問題点]
しかし、ポリシリコンのゲートを使用した半導体装置で
は、微細化するに伴って耐圧が低下するという問題が生
じる。
は、微細化するに伴って耐圧が低下するという問題が生
じる。
また、窒化シリコン膜を使用した選択酸化技術も、微細
化するに伴って第2図の9と10の酸化膜のように、バ
ーズビーク(鳥の口ばし)と呼ばれる選択酸化のときの
酸化膜の横方向への広がりが無視できなくなっている。
化するに伴って第2図の9と10の酸化膜のように、バ
ーズビーク(鳥の口ばし)と呼ばれる選択酸化のときの
酸化膜の横方向への広がりが無視できなくなっている。
これに加えて、窒化シリコン膜を使用した選択酸化のと
きに生じる結晶への歪によって発生する結晶欠陥も歩留
りや信頼性に重大な問題になっている。
きに生じる結晶への歪によって発生する結晶欠陥も歩留
りや信頼性に重大な問題になっている。
このように、高速動作と高集積化を可能にするために、
シリコンゲートをマスクにしてソース領域とドレイン領
域を形成したり、窒化シリコン躾を用いた選択酸化を行
ったりすると、種々の問題が発生してしまう。
シリコンゲートをマスクにしてソース領域とドレイン領
域を形成したり、窒化シリコン躾を用いた選択酸化を行
ったりすると、種々の問題が発生してしまう。
本発明はこのような点に鑑みてなされたものであり、シ
リコンゲートをマスクにしてソース領域とドレイン領域
を形成したり、窒化シリコン膜を用いた選択酸化を行っ
たりする技術を使用することなく高速動作と高集積化が
可能な半導体装置を製造できる方法を実現することを目
的とする。
リコンゲートをマスクにしてソース領域とドレイン領域
を形成したり、窒化シリコン膜を用いた選択酸化を行っ
たりする技術を使用することなく高速動作と高集積化が
可能な半導体装置を製造できる方法を実現することを目
的とする。
[問題点を解決するための手段]
本発明は、次の工程を有するMOS型の半導体装置の製
造方法である。
造方法である。
■基板の表面に厚い酸化膜を形成する工程。
■前記酸化膜を選択的に除去してゲート、ソース及びド
レインの窓を形成する工程。
レインの窓を形成する工程。
■前記ゲートの窓内に薄い酸化膜を形成する工程。
■前記ソース及びドレインの窓から基板に不純物を注入
してソース領域とドレイン領域を形成する工程。
してソース領域とドレイン領域を形成する工程。
■前記ソース、ドレイン及びゲートの窓に電極用の導体
を埋め込む工程。
を埋め込む工程。
[実施例]
以下、図面を用いて本発明を説明する。
第1図は本発明にかかる半導体装置の製造方法の一実施
例の工程図である。この工程図に従って製造手順を説明
する。
例の工程図である。この工程図に従って製造手順を説明
する。
まず、(a)図に示すように、pl基板20に比較的に
高不純吻濃度のチャネル防止用のp十領域21と22を
形成する。
高不純吻濃度のチャネル防止用のp十領域21と22を
形成する。
次に、(b)図に示すように、基板20上に比較的厚い
酸化!1A23を形成する。
酸化!1A23を形成する。
その後、(C)図に示すように、酸化膜23を選択的に
除去してソース、ドレイン及びゲートの窓24.25及
び26を形成する。
除去してソース、ドレイン及びゲートの窓24.25及
び26を形成する。
ここで、(d)図に示すように、比較的薄い酸化膜27
を窓24〜26内の基板20の表面に形成する。
を窓24〜26内の基板20の表面に形成する。
次に、(43>図に示すように、フォトレジスト28を
選択的に形成してV族の不純物例えばリン(P)のイオ
ンを注入してng!の不純物領域29と30を形成する
。
選択的に形成してV族の不純物例えばリン(P)のイオ
ンを注入してng!の不純物領域29と30を形成する
。
さらに、(f)図に示すように、リンの注入領域を深く
ドライブ拡散してn型のソース領域31とドレイン領域
32を形成する。
ドライブ拡散してn型のソース領域31とドレイン領域
32を形成する。
次に、(e)図と同様にレジストを選択的に形成しソー
ス領域31とドレイン領域32上の酸化W127を除去
した後に、(a)図に示すように、アルミニウム層33
を表面全体に形成する。このとき、窓24〜26上のア
ルミニウム層には凹部ができる。
ス領域31とドレイン領域32上の酸化W127を除去
した後に、(a)図に示すように、アルミニウム層33
を表面全体に形成する。このとき、窓24〜26上のア
ルミニウム層には凹部ができる。
その債、(h)図に示すように、レジスト層34を表面
がほぼ平坦になるように形成する。これは一般によく知
られているように、レジストの粘度、塗布条件を工夫し
て充分に達成できる。
がほぼ平坦になるように形成する。これは一般によく知
られているように、レジストの粘度、塗布条件を工夫し
て充分に達成できる。
ここで、(i)図に示すように、アルミニウム層33の
凹部にレジスト層が残るようにレジスト層34をエツチ
ングする。これは高精度のドライエツチングにより可能
である。
凹部にレジスト層が残るようにレジスト層34をエツチ
ングする。これは高精度のドライエツチングにより可能
である。
次に、(j)図に示すように、残ったレジスト層34を
マスクにしてアルミニウム1133のエツチングを選択
的に行ってゲート、ソース及びドレインの電極部にアル
ミニウム層を残す。
マスクにしてアルミニウム1133のエツチングを選択
的に行ってゲート、ソース及びドレインの電極部にアル
ミニウム層を残す。
恐慢に、残ったレジスト層34を除去した後、(k)図
に示すようにアルミニウム配線35を選択的に形成して
完成する。
に示すようにアルミニウム配線35を選択的に形成して
完成する。
なお、実施例では半導体装置はnチャネル型のMOS
FETであるが、これに限らず半導体装置はpチャネ
ル型のMOS FETであってもよい。
FETであるが、これに限らず半導体装置はpチャネ
ル型のMOS FETであってもよい。
[効果]
本発明によれば次のような効果が得られる。
■シリコンゲートをマスクにしてソース領域とドレイン
領域を形成したり、窒化シリコン膜を用いて選択酸化す
る技術を使用しないため、これらの技術の弊害を受ける
ことなく、高速動作と1!4集積化が可能な半導体装置
を製造できる。
領域を形成したり、窒化シリコン膜を用いて選択酸化す
る技術を使用しないため、これらの技術の弊害を受ける
ことなく、高速動作と1!4集積化が可能な半導体装置
を製造できる。
07回のバターニングでソース、ドレイン及びゲートの
窓が決まるため、その位置精度が従来のシリコンゲート
を用いた半導体装置に比べて良好になる。
窓が決まるため、その位置精度が従来のシリコンゲート
を用いた半導体装置に比べて良好になる。
■ソース、ドレイン及びゲートの各電極を誘電体の酸化
膜に形成した窓に埋め込むため、コンタクト間隔を微狽
にできるとともに、電極自体も微細にできる。
膜に形成した窓に埋め込むため、コンタクト間隔を微狽
にできるとともに、電極自体も微細にできる。
第1図番よ本発明にかかる半導体装置の製造方法の一実
施例の工程図、第2図は従来の方法で製造された半導体
装置の構成図である。 20・・・基板、23・・・厚い酸化膜、24〜26・
・・窓、27・・・薄い酸化膜、31・・・ソース領域
、32・・・ドレイン領域、33・・・アルミニウム層
。 帛1図 第1図 第1図 第1図
施例の工程図、第2図は従来の方法で製造された半導体
装置の構成図である。 20・・・基板、23・・・厚い酸化膜、24〜26・
・・窓、27・・・薄い酸化膜、31・・・ソース領域
、32・・・ドレイン領域、33・・・アルミニウム層
。 帛1図 第1図 第1図 第1図
Claims (1)
- 【特許請求の範囲】 次の工程を有するMOS型の半導体装置の製造方法。 (1)基板の表面に厚い酸化膜を形成する工程。 (2)前記酸化膜を選択的に除去してゲート、ソース及
びドレインの窓を形成する工程。 (3)前記ゲートの窓内に薄い酸化膜を形成する工程(
4)前記ソース及びドレインの窓から基板に不純物を注
入してソース領域とドレイン領域を形成する工程。 (5)前記ソース、ドレイン及びゲートの窓に電極用の
導体を埋め込む工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20448787A JPH0214532A (ja) | 1987-08-18 | 1987-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20448787A JPH0214532A (ja) | 1987-08-18 | 1987-08-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0214532A true JPH0214532A (ja) | 1990-01-18 |
Family
ID=16491339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20448787A Pending JPH0214532A (ja) | 1987-08-18 | 1987-08-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0214532A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
-
1987
- 1987-08-18 JP JP20448787A patent/JPH0214532A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087727A (en) * | 1995-12-01 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Misfet semiconductor device having different vertical levels |
US6281051B1 (en) | 1995-12-01 | 2001-08-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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